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关于全差分折叠型共源共栅运放问题

最近在设计全差分折叠型共源共栅运放的时候,有一个问题想不明白,加入偏置电压后,调节管子让每个管子都处于饱和状态,并且输出处在了VDD/2。但是我发现只要偏置电压改变一点点哪怕1mv,静态工作点就会有很大的改变,这是为什么呢,好奇怪,有没有老哥为我解惑

回帖(1)

烟台FPGA

2022-9-27 09:48:12
“加入偏置电压后,调节管子让每个管子都处于饱和状态”   为什么要处于“饱和状态”呀?
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