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程林

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[问答]

为什么光耦输入端被打开

硬件配置：
74HC595芯片OE端通过上拉电阻上拉到5V，根据74HC595的数据手册描述，当OE信号为高电平的时候，74HC595芯片的输出管脚为高阻状态。24V_CTRL7通过上拉电阻连接到5V，这时候光耦的输入端处于导通状态。处于高阻态的时候，595芯片不应该影响到光耦啊，为什么光耦会被导通呢？求解释，谢谢

回帖（2）

烟台FPGA

2022-11-9 17:22:34

用万用表测量74HC595 其他输出口的电平是多少？再分析情况。

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程林: 测量后发现，是低电平。这时候24V_CTRL信号已经被拉高了，但是还是低电平

陈峰

2022-11-9 21:47:51

回答时候，要说清楚哪里是多少伏，你就说个低电平，哪里低电平。全靠猜，你的D24问题吧？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？

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程林: OK，确实应该提供具体的电压参数

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