与之前的一些ARM处理器(如Cortex-A9 MPCore)不同，ARM®Cortex®-A5x MPCore和Cortex-A72 MPCore处理器不包括集成中断控制器。
这些内核实现GIC CPU接口，以通过AXI4流接口连接到外部中断分配器组件。
此类中断分配器组件基于ARM通用中断控制器体系结构规范3.0版(GICv3)。
GICv3体系结构规范解决了旧的GIC体系结构规范2.0版(GICv2)的一些内在限制，例如随着系统规模的增加可扩展性有限。
它还增加了几个新功能。
例如，GICv2体系结构规范将支持的处理器数量限制在最多8个，而基于GICv3体系结构规范的中断控制器可以支持多达128个内核。
最多具有8个内核的Cortex-A5x和Cortex-A72系统可以在传统模式下配置，以支持实施GICv2架构规范的外部中断控制器。
在此功能模式下，禁用GICv3功能和接口。
本文档介绍如何将Cortex-A5x或Cortex-A72处理器与基于GICv2架构规范的中断控制器集成，例如ARM CoreLink®GIC-400。
