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verilog仿真
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在verilog程序
仿真
时,发现双向端口引脚ad_data没有信号输出,但是该信号跑到最后所有信号的下面,并且出现一列ad_data~result
信号波形。这是什么原因?
回帖
(1)
soapes
2013-4-29 16:11:40
双向的端口仿真是这样的,楼主不要惊奇!
双向的端口仿真是这样的,楼主不要惊奇!
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