[启芯公开课] SystemVerilog for Verification

本帖最后由 启芯工作室 于 2013-6-10 09:51 编辑

2013年，被称为“最难就业年”。“毕业即失业”的说法也是年年提。但是，另一方面企业花高薪却招不到合适的员工。
以上海的SoC芯片设计验证工程师为例，开出年薪20W的工作比比皆是，但是年薪20W的工作在那里，你准备好了吗？
没有金刚转，甭揽瓷器活！
近几年，数字领域中，验证工程师的需求量越来越多，与验证工作相关的语言和验证方法学快速发展，这些趋势你了解吗？
SystemVerilog + VM是目前的主流，在未来也将被大量采用，这些语言和方法学，你熟练掌握了吗？

对SoC芯片设计验证感兴趣的朋友，可以关注启芯工作室推出的SoC芯片设计验证相关的公开课！

SystemVerilog作为IEEE-1800，将VLSI设计、验证和断言属性集中在一起，是数字超大规模集成威廉希尔官方网站 设计和验证领域最流行的语言。从2006年至今，基于SystemVerilog的验证方法学快速发展，由此可见，数字验证工程师必须掌握SystemVerilog。启芯学堂QQ群： 275855756

第一讲： Design Under Verification
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第二讲： SystemVerilog testbench
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第三讲： SystemVerilog syntax basic one
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第四讲： SystemVerilog syntax basic two
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第五讲： Stimulus Driven and Received
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第六讲： SystemVerilog concurrency operation
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第七讲： OOP encapsulation
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第八讲： Virtual Interface
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第九讲： OOP Randomization
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第十讲： OOP Inheritance
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第十一讲： Inter-Thread communication
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第十二讲： Function Coverage
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第十三讲： VMM Preview
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