[启芯工作室] 逻辑综合 04-1 Timing constraints

本课程主要介绍通过逻辑综合工具，将Verilog RTL 代码转换成门级网表的方式，以满足设计的时序要求。学习本课程可以熟悉逻辑综合工具的使用。启芯SoC年度培训计划，可加入启芯QQ群：275855756，了解详情。
[media]http://v.youku.com/v_show/id_XNjgyMDU3MzEy.html[/media]