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司鹏

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[问答]

在下载时FPGA分频的问题

各位大哥，大家好！我想问下我在用VHDL设计CPU时，在时钟周期在200ns时，仿真出来的结果是正确的，例如Reg中数据的变化为0000-1111-3333-3334。但当我想下载到板子上，就把频率分频到1HZ，但此时再次仿真结果均为0000，在板子显示的结果也只是0000。这种情况该怎么办？有可能是什么问题？怎样才能使板子输出正确的结果开发板的晶振为50MH。谢谢

回帖（3）

王斌

2014-5-23 22:23:37

首先把程序下载到板子里为何要分频成1Hz呢？
其次，分频到1Hz，仿真时间应该很长的，楼主是否跑到足够长的时间呢？
我个人感觉仅仅分频不会带来输出的影响

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陌路绝途

2014-5-25 10:38:44

分频到1Hz.这个仿真实际很长很长啊，多等待看看吧

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913688247

2014-5-26 13:08:21

由于你频率分频到1HZ，所以时间比较长你耐心等待一会儿吧

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