用VHDL调用verilog时遇到一个神奇的问题

工程中使用到了一个verilog写的模块，我一直用VHDL，把它调用进来，编译，仿真都可以跑，就送仿真结果不对。
单独用VHDL编写一个仿真程序来测试，结果又是对的，仔细检查功能，仍找不出问题来。后来，直接把仿真测试的代码copy进来调用模块，居然又可以了。再尝试，发现VERILOG的input 和output不能直接接到封装模块的in 和out上，否则仿真结果不对。把这些input 和output分别接到signal上，再与in和out相连，居然功能又正确了。
这signal啥都不干，居然会有这样的效果，真是百思不得其解！