求助 FPGA 异步FIFO IP核

各位大神： 异步FIFO的空 满信号为什么都是高？
描述如下：
always @(posedge DFIFO_clk or negedge rst_n )
begin
        if(!rst_n)
        begin
                WRITE_req <= 1'd0;
        end
        else if((DFIFO_count == 20'd1) && (rdempty) && (!READ_req))  //等到计数值 = 1 ； 内存为空 ； 读请求消失后才进行写入操作
        begin
                WRITE_req <= 1'd1;
        end
        else if(wrfull)
        begin
                WRITE_req <= 1'd0;
        end
end

DFIFO        DFIFO_inst (
        .data ( data_in ),
        .rdclk ( READ_clk ),
        .rdreq ( READ_req ),
        .wrclk ( DFIFO_clk ),
        .wrreq ( WRITE_req ),
        .q ( data_out ),
        .rdempty ( rdempty ),     
        .wrfull ( wrfull )      
        );