FPGA|CPLD|ASICwilliam hill官网

精神科大夫

9年用户 63经验值

擅长:嵌入式技术

私信关注

[问答]

Verilog编译不通过

Verilog第9行编译不通过，求大神指点帮忙。解释一下是为什么。

QQ截图20150921171722.png

已退回2积分

回帖（1）

hawke

2015-9-21 19:48:06

这是VHDL
第9行 := 是一个符号，中间不能有空格。

举报

更多回帖

1

相关问答

×

20

完善资料，
赚取积分