Quartus，源文件用VHDL写的，测试文件testbench用Verilog写的，可以用Modelsim-Altera仿真吗？

有些人说ModelSim-Altera只支持“单一语言”

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2016-5-20 22:42:12

我都没听过这个，看来我的道路还很长远呀

2016-5-20 23:45:53

不可以的只能用一种语言

2017-5-23 09:27:24

谢谢楼主

2017-5-25 14:29:20

由于语法的书写规则，两个语言不能交互使用

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