学FPGA有一段时间了，有些疑问望大神解惑！

Verilog hdl是硬件描述语言，是用来描述这个威廉希尔官方网站 的，需要把整个时序描述清楚，是在比较底层的东西，而C语言是高级语言，不需要关注底层的东西。还有用软核实现IIC只需要调用它，而用Verilog要自己写协议，直接调用IIC比较方便，但是用Verilog自己写协议有助于理解它的时序

还有是用软核，可能不容易移殖，用Verilog自己写协议就容易的。