Verilog

各位大神们，我是刚开始学Verilog的菜鸟，最近写testbench总是出错，还请大家能告诉我写测试模块到底是有个怎样的规则呢，比如下面这个四位全加器代码的testbench该以怎样的步骤来写呢？