AD9136的JESD204B链路无法建立是怎么回事？

使用内部PLL，输入参考频率为100MHz。在采样率时钟设置为1GHz时，DAC的JESD204B链路能建立，但是当频率改为1.5GHz时，SYNC一直为低。其他相关寄存器都已经修改，serdes pll和dac pll都已经锁定。通过VIVADO的ILA 抓到FPGA有向DAC输出K28.5码。可是DAC没有进入ILAS阶段。重新对DAC进行配置，会发现SYNC电平变高之后又会变低。这是怎么回事呢