通过vivado来实现串口通信（Verilog语言）

要通过Vivado和Verilog实现串口通信，完成十以内的加减法运算，可以按照以下步骤进行：

1. 准备工作：
   - 安装Vivado软件。
   - 准备一个FPGA开发板（例如Xilinx Arty A7-35T）。

2. 创建项目：
   - 打开Vivado，创建一个新项目。
   - 选择适当的FPGA开发板（例如Xilinx Arty A7-35T）。
   - 创建一个Verilog文件，命名为`serial_calculator.v`。

3. 编写Verilog代码：
   在`serial_calculator.v`文件中，编写以下代码：

```verilog
module serial_calculator(
    input clk,          // 时钟信号
    input rst_n,        // 复位信号（低电平有效）
    input tx,           // 串口发送端
    output rx,          // 串口接收端
    input [3:0] sw,     // 开关输入（用于输入数字）
    output [7:0] led    // LED输出（用于显示结果）
);

// 定义状态机状态
localparam IDLE = 0, RECEIVE = 1, PROCESS = 2, SEND = 3;

// 定义信号
reg [3:0] state = IDLE;
reg [7:0] rx_data;
reg [7:0] tx_data;
reg [3:0] num1, num2, result;
reg [3:0] count;
reg tx_start;

// 时钟分频
reg [15:0] clk_div = 0;
wire clk_divider;

assign clk_divider = (clk_div == 16'hFFFF) ? 1'b1 : 1'b0;
always @(posedge clk) begin
    if (clk_div == 16'hFFFF) begin
        clk_div <= 0;
    end else begin
        clk_div <= clk_div + 1;
    end
end

// 串口接收模块
always @(posedge clk_divider) begin
    if (!rst_n) begin
        state <= IDLE;
        rx_data <= 0;
        count <= 0;
    end else begin
        case (state)
            IDLE: begin
                if (tx_start) begin
                    state <= RECEIVE;
                end
            end
            RECEIVE: begin
                if (tx) begin
                    rx_data <= {rx_data[6:0], rx};
                    count <= count + 1;
                    if (count == 8) begin
                        state <= PROCESS;
                    end
                end
            end
            PROCESS: begin
                case (rx_data)
                    8'h2B: begin // '+'字符
                        num1 <= sw[3:0];
                        state <= IDLE;
                    end
                    8'h2D: begin // '-'字符
                        num1 <= sw[3:0];
                        state <= IDLE;
                    end
                    default: begin
                        num2 <= rx_data[3:0];
                        result <= (rx_data[7] == 1'b1) ? num1 + num2 : num1 - num2;
                        state <= SEND;
                    end
                end
            end
            SEND: begin
                tx_data <= {result, 8'h3D}; // 结果 + '='字符
                tx_start <= 1'b1;
                state <= IDLE;
            end
        endcase
    end
end

// 串口发送模块
assign rx = tx_start ? tx_data[7] : 1'b1;
always @(posedge clk_divider) begin
    if (tx_start) begin
        tx_data <= {tx_data[6:0], 1'b0};
        tx_start <= 1'b0;
    end
end

// LED输出
assign led = result;

endmodule
```

4. 配置串口：
   - 在Vivado中，双击`serial_calculator`模块，进入模块属性设置。
   - 在“Ports”选项卡中，将`tx`和`rx`端口配置为串口端口。
   - 在“Constraints”选项卡中，添加约束文件，将`tx`和`rx`端口映射到FPGA开发板上的相应引脚。

5. 编译和生成比特流：
   - 点击“Generate Bitstream”按钮，编译并生成比特流文件。

6. 下载比特流到FPGA开发板：
   - 使用USB连接线将FPGA开发板连接到计算机。
   - 在Vivado中，点击“Open Hardware Manager”按钮，打开硬件管理器。
   - 选择FPGA开发板，点击