Verilog 中generate if语句如何用systemc实现？

1.Verilog 中generate if语句如何用systemc实现？例如：generate   
   if (SIZE < 8)               assign y = a & b & c;   
  else if (SIZE == 8)     
       assign y = a & b | c;   
  else      
       assign y = a | b | c;  
endgenerate

2. systemc 不支持三目运算符（ ？ ：）吗？或者说：systemc中三目运算符（ ？ ：）是不可综合的？

来自小组: FPGA