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时序约束
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时序约束通俗来讲，就是设计者需要告诉软件（Quartus、Vivado、ISE等工具）应该从哪个引脚输入信号、输入信号需要延迟多长时间、时钟周期是多少。这样软件在布局布线的时候就知道怎么去操作，从而满足设计要求。
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#FPGA学习 MDY进阶专题系列（10）时序约束（设计能力）
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