CMOS模数转换器ADC10065的工作原理和应用威廉希尔官方网站 分析

１、ＡＤＣ１００６５的主要特点

ＡＤＣ１００６５是美国国家半导体公司推出的一款低功耗、单电源供电的ＣＭＯＳ 模数转换器。该芯片在３Ｖ单电源供电时，能以６５ＭＳＰＳ的采样速率将模拟信号转为精确的１０ 位数字信号，而功耗仅为６８．４ｍＷ，其备用模式时的功耗仅为１４．１ｍＷ。ＡＤＣ１００６５片内采用具有数据纠错功能的差分总线结构。因而可在最小的功耗条件下提供极优秀的动态性能。该器件可广泛应用于超声波和图像采集、蜂窝基站／通信接收机、声纳／雷达、ｘＤＳＬ、无线局域网、数据采集系统以及ＤＳＰ 前端。

ＡＤＣ１００６５的主要特性如下：

●３Ｖ单电源供电；

●满标度输入摆幅可在２．０ Ｖｐ－ｐ，１．５ Ｖｐ－ｐ，０或 １．０ Ｖｐ－ｐ四种输入信号中选择；

●具有４００ＭＨｚ－３ｄＢ的输入频宽；

●具有静态工作模式；

●带有片内基准源和采样保持放大威廉希尔官方网站 ；

●具有二进制补码数据格式输出；

●可调整的输出驱动适合２．５Ｖ和３．３Ｖ系列的逻辑器件接口。

下面是ＡＤＣ１００６５的主要参数：

●分辨率：１０Ｂｉｔｓ；

●转换速率：６５ＭＳＰＳ；

●ＦＰＢＷ（全功率带宽）：４００ＭＨｚ？

●ＤＮＬ（差分非线性）：±０．３ ＬＳＢ；

●ＳＮＲ（信噪比ｆＩＮ＝３２ＭＨｚ） ：５９．３ｄＢ ；

●ＳＦＤＲ（无差错动态范围ｆＩＮ＝３２ＭＨｚ时）：－８０ｄＢ；

●数据延迟：６个时钟周期；

●参考电压：＋３．０Ｖ；

●６５ＭＨｚ时的功耗为：６８．４ｍＷ。

２、引脚功能

图１为ＡＤＣ１００６５的引脚排列，该器件采用２８脚ＴＳＳＯＰ封装，各引脚的基本功能如下（括号中为引脚号）：

ＶＩＮ－，ＶＩＮ＋（１２，１３）：模拟信号输入端。在１．２Ｖ参考电压下，满标度输入摆幅为１．０Ｖｐ－ｐ。单端操作时，ＶＩＮ＋可与ＶＣＯＭ连接。

ＶＲＥＦ（６）：参考电压（１．５Ｖ）引脚，使用时应通过一个１μＦ的旁路电容连接到ＶＳＳＡ。

ＶＲＥＦＴ，ＶＣＯＭ，ＶＲＥＦＢ（７，４，８）：ＶＲＥＦＴ和ＶＲＥＦＢ仅为高阻抗参考旁路管脚，而ＶＣＯＭ则可用作设置输入公用电压ＶＣＭ，这三个引脚都应当连接０．１μＦ的旁路电容。

ＣＬＫ（１）：数字时钟输入端。输入频率范围为１０ＭＨｚ～６５ＭＨｚ，输入在时钟的上升沿有效。

ＤＦ（１５）：该引脚为高电平时，输出为二进制补码，该脚低电平时，输出为偏移二进制码。

ＳＴＢＹ（２８）：静态备用模式管脚。高电平时，该器件转到备用模式。

ＩＲＳ（５）：输入范围选择管脚。该脚接ＶＤＤＡ时， 满标度输入摆幅为２ＶＰ－Ｐ，接ＶＳＳＡ时为１．５ＶＰ－Ｐ，悬空时为１ＶＰ－Ｐ。

Ｄ０～Ｄ９（１６～２０，２３～２７）：数据输出端。Ｄ０是二进制输出数据的最低有效位，Ｄ９是最高有效位。

ＶＤＤＡ（２，９，１０）：模拟电源正极。需与一个３Ｖ的直流电源相连并连接一０．１μＦ的旁路电容到模拟地。电容应紧靠这些引脚，距离不超过１ｃｍ处。同时还应并联一４．７μＦ的电容到模拟地。

ＶＳＳＡ（３，１１，１４）：模拟地。

ＶＤＤＩＯ（２２）：数字电源正端。该脚也应用一个０．１μＦ的电容旁路到数字地同时用一个４．７μＦ的电容并联到数字地。该管脚上的电压不能超过ＶＤＤＡ电压３００ｍＶ以上。

ＶＳＳＩＯ（２１）：数字地。使用时应与数字地相连并远离模拟地。

３、工作原理

图２为ＡＤＣ１００６５的内部结构框图。

该器件由采样保持、九级差分威廉希尔官方网站 、时钟控制、数字纠错、带隙精密电源、输出缓冲和管状数据线等七部分组成。根据ＩＲＳ的状态不同，差分输入端可选择峰峰值为１Ｖ、１．５Ｖ或２Ｖ的模拟信号，其中心值在ＶＣＭ／２，相位差为１８０°，但是，差分输入方式可使系统获得较好的性能。芯片内部唯一的一个采样保持级可提供４００ＭＨｚ的全功耗带宽，数字纠错的多级差分威廉希尔官方网站 则可保证在提供优异动态性能的同时具有较低的功耗。ＡＤＣ１００６５内部的＋１．２Ｖ精密基准电源可用来设置该芯片的输入信号峰值范围。在精度要求较高时，也可以使用外部参考电源。其１０位数字输出格式即可以是偏移二进制码，也可以是二进制补码。

图３给出了ＡＤＣ１００６５的传输特性。

４、应用威廉希尔官方网站

图４所示是ＡＤＣ１００６５的典型差分输入应用威廉希尔官方网站 。图中，ＡＤＣ１００６５的两个模拟信号输入端ＶＩＮ＋，ＶＩＮ－形成差分输入对，公用模式脚ＶＣＯＭ用来设置共用输入电压ＶＣＭ。ＡＤＣ１００６５的工作参考电压为１．２Ｖ，但在０．８～２．０Ｖ时仍有优异性能，较低的电压可以降低信噪比，三个旁路引脚ＶＲＥＦ、ＶＲＥＦＴ、ＶＲＥＦＢ上的０．１μＦ电容主要用来降低噪声电流。由于模拟输入端内部的开关动作会消耗一定的能量，同时会附加一定的噪声信号，因此，应在每一输入端串接一１８Ω电阻，同时跨接一２５ｐＦ电容，这些元件应尽量放置在靠近芯片的位置，输入端是系统最敏感的部位，同时也是滤波的最后机会。

由于ＣＬＫ信号用于控制采样过程，因此，该信号应稳定、低抖动，范围应在１０ＭＨｚ～６５ＭＨｚ、上升／下降时间应小于２ｎｓ，其引线应尽可能短，不能跨越任何引线，特别不能有９０°跨越。ＣＬＫ信号有时也驱动片内状态机，如果它中断或频率太低，芯片内电容的电荷将放电从而可能引起输出数据精度的降低。ＣＬＫ的占空比对Ａ／Ｄ转换器性能影响也很大，一般要求４０％～６０％，最好为５０％。

ＡＤＣ０１００６５有１０位与ＴＴＬ／ＣＭＯＳ兼容的输出端，捕捉一位有效数据的简单方式就是在时钟的上升沿锁存数据。当驱动高电容总线时，要特别小心，由于电容的充电效应，驱动的电容越大，瞬间通过ＶＤＤＩＯ、ＶＳＳＩＯ的电流越大，这个充电尖峰脉冲可引起片内噪声，并可能耦合到模拟威廉希尔官方网站 ，以至于降低芯片的动态性能。另外，总线电容也可引起输出延迟时间的增加，从而使得输出数据的锁存变的困难。为了减小噪声，必须最小化数据输出端的负载电流。为此，可在ＡＤＣ输出和外接的其它威廉希尔官方网站 之间加一级数据缓冲器。

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