深度解析finFET设计规则

几十年来，平面互补金属氧化物半导体 (CMOS) 集成芯片 (IC)技术遵循摩尔定律和登纳德缩放定律。当物理极限在 2010年代初期开始让这些趋势动摇时，平面 CMOS 的发展只有一种方式：向上。当这种情况发生在20 纳米 (nm) 以下节点时，布局设计规则和技术在复杂性和约束方面发生了巨大飞跃。  

FinFET基础知识

FinFET——一种场效应晶体管（FET）——可以被设想为传统的平面 CMOS 晶体管，其侧面翻转，以便栅极多晶硅可以在两个表面上与源极和漏极连接。发生晶体管动作的垂直结构称为“鳍”（Fin），由掺杂硅制成。   鳍片可以构建在体硅上，在这种情况下，它们必须以与平面 CMOS 中大致相同的方式进行隔离。它们也可以位于绝缘层顶部，如绝缘体上硅 (SOI) CMOS 中的情况。栅极多晶硅的沉积方式是使其沿着鳍的一侧向上延伸，越过顶部，然后向下延伸到另一侧。沟道形成于多晶硅与鳍片接触的任何地方。

  FinFET 技术有几个含义。最重要的是，硅鳍片的高度和宽度尺寸是由制造工艺决定的，而不是由威廉希尔官方网站 设计者决定的。这意味着每个晶体管的宽度尺寸是由栅极多晶硅穿过的鳍的数量而不是扩散形状的宽度来设置的。因此，所有晶体管宽度都被量化为整数个鳍片交叉点（crossings），每个鳍片交叉点的宽度大约增加 10-100 nm，具体取决于工艺。   此外，鳍片是在规则网格上制造的，并且所有块中的所有鳍片必须与该网格对齐。这限制了晶体管在块内以及布局内的块的放置。此外，在最先进的技术节点中，栅极多晶硅带也位于网格上，导致 X 和 Y 维度上的布局限制。   已发布的 finFET 器件拆解显示，鳍栅间距约为 30 nm ，多晶栅间距（也称为接触多晶间距）约为 50 nm。  

  晶体管栅极多晶硅长度未量化 ，但受到严格限制。在大多数 finFET 技术中，仅允许两种或三种栅极长度：一种用于最小或“核心”长度，一种用于中压模拟和定制威廉希尔官方网站 应用，一种用于输入/输出威廉希尔官方网站 。   与往常一样，晶圆厂为存储器阵列和支持设备提供特殊规则。这些规则通常允许阵列核心器件具有更高的密度，同时不会严重影响部分和全部良好的阵列良率。   器件布局的基于网格的性质和有限的栅极长度选择导致了 finFET掩模设计的第一条规则：规律性和均匀性影响器件性能，因此是布局设计规则所要求的。      

规划的重要性

在定制半导体布局中，开始布局之前仔细、彻底的规划一直是成功芯片设计的重要实践。finFET 设计规则的引入对于防止在掩模设计的关键阶段进行耗时且耗时的返工至关重要。  

2.1 终止或“完成”（Termination or “Finishing”）   FinFET 技术设计规则不允许任意放置威廉希尔官方网站 块。除了器件和模块布局的网格限制之外，所有模块（从最小的运算放大器到大型知识产权 (IP)模块，例如锁相环和数据转换器）都必须使用晶圆厂在其外围端接或“完成” - 批准的端接结构。   与往常一样，基板（substrate）和任何 N-well都必须偏置。这些边界和抽头（boundary and tap）结构所需的面积很容易比包括例如几个逻辑门或“天线”二极管的小结构大一个数量级。由于面积要求，在布局周期后期添加此类结构作为逻辑ECO或在发现路由天线时可能非常困难且耗时。

  2.2 密度和密度梯度（Density and Density Gradients）   当今 finFET 技术中布局引起的变化的众多原因之一是形状密度和密度梯度。对于多晶硅栅极来说尤其如此，因此对最小密度、最大密度和密度梯度有严格的要求，在布局规划时必须考虑这些要求。如果用于满足这些与密度相关的基本规则的自动填充算法无法找到有效的解决方案，则可能需要耗时的手动填充工作，甚至可能需要重新定位大块。   当由最小栅极长度器件构建的块被放置在由较长栅极器件构建的块旁边时，密度梯度约束就会生效。这种放置可能需要大的过渡区域或特殊的填充形状以满足密度梯度规则。  

虽然多晶硅和扩散密度规则对器件的电气性能影响最大，但大多数金属层也有最小和最大密度限制。在大多数情况下，自动填充算法将能够为这些规则创建设计规则检查（DRC）正确的解决方案。   不过，创建不符合金属密度规则且无法通过填充算法解决的 DRC 正确布局是可能的。这是另一种需要耗时的手动工作来修复密度违规的情况。为了避免这种情况发生，应将模拟填充算法纳入较低级别的布局 DRC 检查的一部分。  

2.3 扩散边缘邻近度（Diffusion Edge Proximity）   随着 2000 年代初期普遍存在的浅沟槽隔离的出现，晶格应力（crystal lattice stress）对器件性能的影响变得众所周知。事实上，许多技术有意在设备上引入拉/压应力薄膜，以减轻甚至利用这些效应。   在 finFET 布局中，扩散边缘及其浅沟槽隔离与有源栅极的接近会产生晶格应力，从而显着降低该器件的性能。因此，晶圆厂强烈建议在有源器件和扩散区域边缘之间遵守一定的特定距离或多晶硅节距数量。由于扩散中的任何中断都需要这种间距，因此观察称为连续扩散的做法通常会更有效。  

  在这种方法中，器件之间的空间填充有处于断电状态而不是扩散中断状态的虚拟器件。请注意，更改鳍片数量还需要扩散中断或虚拟器件，因此大多数模块设计为每个器件使用一致数量的鳍片，并且器件宽度由栅极指的数量设置。这些约束导致基于行的布局，给定行中的器件都具有相同数量的鳍片。  

此外，为了遵守终止规则，每行在与栅极多晶硅正交的方向上具有相同的长度。具有相同鳍片数量的虚拟器件放置在功能晶体管和行末端的终端结构之间。必须考虑这些器件并将其包含在原理图中，以通过 LVS 检查，并向威廉希尔官方网站 设计人员提供有关从有源扩散到电源的泄漏的信息。   另一种众所周知的邻近效应，即 N-well边缘邻近效应，通常不被认为是 finFET 布局中变异的重要来源。这可能是连续扩散实践有效地强制 N-well边缘和有源器件之间的最小间距的结果。

  2.4 前端形状切口（Front-End Shape Cuts）

  随着 finFET 块布局的形成，出现了一种规则结构，在若干倍的鳍片间距上具有间隔一致的扩散行。多晶硅栅极将呈长条状，与所有扩散行正交。为了将条带分成单独的晶体管栅极，在布局中使用与多晶硅条正交的多晶硅切割形状。这些形状允许多晶硅以比拉制多晶硅形状所需的最小间距或终止更小的间距断裂。   可以以相同的方式产生扩散接触断裂。虽然设计规则限制了切割形状的位置和尺寸，但它们的几何形状可以具有一定的灵活性，如果布局设计者知道如何应用它，则可以用来减少寄生效应或增加密度。  

  2.5 路由前的前端DRC（Front-End DRC Before Routing）

在进行任何金属布线之前，必须对层次结构中每一层的威廉希尔官方网站 块进行前端设计规则合规性测试，这一点至关重要。重新加工块以满足终止、连续扩散、密度规则和切割形状放置等许多限制是很困难且耗时的，而不必担心重新布线和重新排列电网结构。   应在准备好的测试台布局中就地测试极低级单元（例如标准逻辑门）的前端 DRC 合规性。然后，可以在 IC 掩模设计中看到并纠正与典型相邻单元的任何违规行为。例如，当切割形状靠近单元边缘放置时，它们可以与相邻单元中的切割形状相互作用，以创建面积小于设计规则允许的形状。  

2.6 多图案（Multi-Patterning）

  堆叠底部最靠近器件的金属层必须在间距上或非常靠近鳍片和多晶硅间距。这意味着这些层的金属间距应该是该工艺可以支持的最精细的几何形状。现代技术通过称为自对准双重图案化的多重图案化技术来实现这一点。还实践了需要三重或四重图案的更复杂的方法。   双图案化要求金属堆叠的前几层中的形状被“着色” （colored），给定层上的不同颜色的形状在工艺的不同步骤中被掩蔽和沉积。设计完成后，可以通过算法进行着色，但在定制IC布局中，着色通常是手动完成的，以最大限度地提高密度并优化电气特性。   例如，Metal1 ColorA 的最小间距可能是 50纳米 (nm)。Metal1 ColorA 与 Metal1 ColorB 交替使用可能会产生 25 nm 的间距，从而有效地将金属密度和载流能力加倍。   在典型的工艺中，前几个金属层需要着色（cloring），用于互连各层的通孔也需要着色。在大多数情况下，金属形状的手动着色解决方案将由布局设计师“锁定”，这意味着设计流程中稍后使用的算法无法更改着色。   该策略为寄生效应提供了可重复性和可预测性，但代价是一些不太激进的设计规则。由于大多数设计中的数量庞大，通孔和触点通常被放置为彩色但“解锁”，并且着色算法设置最终颜色。  

  2.7 电迁移和欧姆降（Electromigration and Ohmic Drops）

从平面互补金属氧化物半导体 (CMOS)过渡到 finFET 的主要目的是让更多器件进入给定区域。这种转变对电迁移和红外或欧姆压降等不良机制产生了深远的影响。晶体管密度的增加直接导致功率密度的增加。这意味着更多的电流流过器件附近堆叠中非常薄、间距紧密的导体和触点。它还允许设备本身提供更多电流。   由于这些原因，在开始布局之前考虑这些影响并在布局完成后制定分析和减轻这些影响的计划至关重要。在某些情况下，在规划阶段进行的初步分析会导致单个器件所使用的鳍片数量受到限制。由于电流消耗和由此产生的局部 IR 压降，性能威廉希尔官方网站 通常不会有多个鳍片（常见数量为四个） 。  

基于行的布局通常会配置为在行之间共享电源总线，这是在预测金属中的 IR 压降和电迁移时必须考虑的特性。   另一个关键的考虑因素是器件本身的自热以及器件正上方金属中加速电迁移可靠性故障的影响。这种考虑对于基于绝缘体上硅 (SOI) 技术的finFET 尤为重要，因为 SOI 层的热导率通常比体硅低100倍。

  2.8 无源元件（Passive Components）   所有 IC 中都包含模拟、I/O 或其他“特殊”块，而 finFET 技术提供了这些块所需的一组有限组件。特别值得注意的是薄膜电阻器。某些技术提供的基层电阻器无法将CMOS 器件放置在同一区域。其他器件则提供中线电阻器，允许下方的 CMOS 组件阻碍堆栈中高金属层上的信号和电源布线，这是设计人员在进行布局规划和设计电源传输方案时必须考虑到的 一个重大缺点。

  堆叠在金属氧化物半导体 (MOS)帽上的指状帽通常作为工艺设计套件 (PDK)中的参数化单元(PCell)提供。这些电容器每单位面积具有不错的电容。也可以使用薄化电介质帽，但需要额外的工艺步骤。采用电荷再分配数模转换器的超高速数据转换器可能需要1 皮法量级的非常小的单位电容器。此外，PDK还为带隙参考电池和温度传感器提供典型的PNP BJT 。      

下一步是什么？

FinFET掩模布局很快就会迎来下一个重大技术突破，下一代技术被称为“环绕栅极”，其中栅极材料完全包围源极和漏极。它将采用硅纳米片的形式——硅源极/漏极片的堆叠，栅极材料完全包裹在它们周围。   这是设备设计中字面“上升趋势”的明显延续。这一趋势预计将推动下一个创新，包括“堆叠式 CMOS ” ，其中p 沟道 MOS 和 n 沟道 MOS垂直堆叠在一起，而不是并排。与此同时，预计通过硅通孔连接到器件的背面电源/接地也将成为主流。 

审核编辑：黄飞