DDR3的规格书解读

Baekhyn0506 2023-09-15 1781

存储技术

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描述

1.DDR的型号说明，DDR规格书的描述是什么意思？

以MT41J128M型号为举例：128Mbit=16Mbit*8banks 该DDR是个8bit的DDR3，每个bank的大小为16Mbit，一共有8个bank。

2.DDR3引脚说明？中文是什么意思？

信号名	输入/输出	引脚描述
时钟
CK,~CK	输入	差分时钟输入；所有的地址，控制信号都是通过CK的上升沿和~CK的下降沿进行采样的
CKE	输入	时钟使能：CKE为高电平时，启动内部时钟信号，设备输入缓冲以及输出驱动单元。CKE为低电平时则关闭上述。当CKE为低电平时，可使设备进入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE与SELF REFRESH退出命令是同步的。在上电以及初始化序列过程中，VREFCA与VREF将变得稳定，并且在后续所有的操作过程中都要保持稳定，包括SELF REFRESH过程中。CKE必须在读写操作中保持稳定的高电平。在POWER DOWN过程中，除CK_t，CK_c，ODT以及CKE以外的所有输入缓冲都是关闭的。在SELF REFRESH过程中，除CKE以外的所有输入缓冲都是关闭的。在正时钟上升边沿采样。
RESET#	输入	复位，低有效。
地址
CS_n	输入	芯片片选信号：当CS_n锁存为高电平时，所有的命令都被忽略。在正时钟上升沿采样。
A0-A9,A10,A11,A12,A13	输入	地址输入。为Active命令提供行地址，和为READ/WRITE命令的列地址和自动预充电位(A10)
BA0,BA1,BA2	输入	BANK地址输入，定义ACTIVE,READ,WRITE或PRECHARGE命令对BANK进行操作。
地址
DQ0-DQ15	输入/输出	数据输入输出。双向数据，DQ[15:0]参考DQS,DM0,DM1
控制线
RAS,CAS,WE	输入	命令/地址输入信号。RAS(Row Address Strobe地址选通脉冲)，CAS同上。命令代码的一部分。
ODT	输入	On-Die Termination，片上终端电阻：ODT信号可使能DDR SDRAM内部的RTT_NOM终端电阻。（片上终端使能。ODT使能（高）和禁止（低）片内终端电阻）该设计通过允许DRAM控制器独立地打开/关闭任一或所有DRAM设备的终端电阻来改善存储器通道的信号完整性。
DM0/1	输入	输入数据掩码：DM_n信号是作为写数据的掩码信号，当DM_n信号为低电平时，写命令的输入数据对应的位将被丢弃。DM_n在DQS的两个条边沿都采样
DQS,DQS#	输入/输出	数据选通。读时是输出，边缘与读出数据对齐。写时是输入，中心与写数据对齐。
电源
VDD/VDDQ	供电	电源供电
VSS/VSSQ	Gnd	Gnd
VDDL	供电	延迟锁相环供电
VSSDL	Gnd	DLL Gnd
Vref	供电	参考电

3.DDR芯片的电压

DDR的电源：DDR的电源分为4种

l主电源VDD&VDDQ&VDDL

主电源的要求是VDDQ=VDD，VDDQ 是给IO buffer供电的电源，VDD 是给core供电但是一般的使用中都是把VDDQ和VDD 合成一个电源使用。有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。

l参考电源Vref

Vref 为参考电压，要求精准恒定，用于判断信号高低电平的依据。

参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。需要注意分压用的电阻在100~10K均可，需要使用1%精度的电阻。

l用于匹配的电压VTT

VTT主要为DDR的地址、控制线等信号的信号完整性而提供的终端电阻电源，用于上下拉电阻的电源，电流大，波动大，噪声也大。

为匹配电阻上拉到的电源，VTT=VDDQ/2。同时JEDEC标准JESD8-15(用于SSTL_18)定义了VTT要跟随VDDQ。如果使用VTT，则VTT 的电流要求是比较大的，所以需要走线使用铜皮铺过去。并且VTT要求电源即可以提供电流，又可以灌电流（吸电流）。

一般情况下， DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到较好的信号质量。而地址和控制信号线如果是多负载的情况下，会有一驱多，并且内部没有ODT，其拓扑结构为走T 点的结构，所以常常需要使用VTT 进行信号质量的匹配控制。

本期对DDR3的大小，型号的描述做了介绍。并对DDR3每个引脚进行了中文翻译，方便英文不好的同学更进一步的了解DDR3，另外也对DDR3芯片所使用到的所有电压进行了介绍。

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