2nm量产面临哪些问题

导读

近日，台积电2nm工艺fab20工厂获批，最快到2024年下半年可实现量产的消息令半导体业界炸开了锅。那么2nm意味着什么？它到底能给业界带来怎样的改变？

PS：文末互动有礼

何为2nm工艺？

2nm工艺其实指代的就是芯片工艺制程，此前我们所听到的14nm、10nm以及7nm都是如此。制程工艺的每一次提升，都将带来性能的大幅增强和功耗的显著降低，而2nm就是目前业内最先进的制程。

这个从几到十几纳米的数字又是怎么计算出来的？为什么这个数字越小越好呢？以14nm工艺为例，在下图晶体管示意图中，14nm指代的就是从Drain端到Source端的距离。

图1：晶体管示意图

缩小晶体管最主要目的就是要减少耗电量，借助缩短闸极长度（Drain端到Source端），电流就可以用更短的路径实现导通。而缩减元器件之间的距离之后，晶体管之间的电容也会更低，其开关频率也能够得以提升，晶体管在开关切换时的能量消耗更低。此外，更小的晶体管只需要更低的导通电压，而动态功耗又与电压的平方成正比，这时能效便会随之提升。

除了功耗和能效方面的考量，推动半导体制造商向更小的工艺尺寸进发的最大动力，就是成本的降低。组件越小，同一片晶圆可切割出来的芯片就更多。即便更小的工艺需要更昂贵的设备，其投资成本也可以被产生出更多芯片带来的价值所囊括。

不过，随着工艺制程的发展，“变小”正在变得越来越困难。来到7nm以下后，静态功耗成为一个严重的问题，而其所带来的功耗和性能优势也开始减少。过去晶体管规格微缩70%预期可带来性能提高40%，面积减少50%的好处。现在，想要实现性能提升在15%至20%的范围，就需要更复杂的流程、新的材料和不一样的制造设备。与此同时，有能力制造先进节点芯片的公司数量在不断减少，其中一个关键的原因是新节点所带来的昂贵的成本，例如台积电最先进的300mm晶圆厂就耗资了200亿美元。为了降低成本，芯片制造商已经开始部署比过去更加异构的新架构，并且他们对于在最新工艺节点上制造的芯片变得越来越挑剔。

群雄竞逐2nm

半导体巨头们似乎没有畏惧，2nm目前仍然是各大半导体巨头角逐的制高点，IBM早些时候已在实验室内率先公布了2nm芯片，而除了台积电、三星两大代工巨头，欧洲、日本等地也在紧锣密鼓地进行规划。

Digitimes发表的一份研究报告显示了三星、台积电、英特尔和IBM四家的半导体制程工艺密度。目前已经公开的2nm节点数据表明，IBM之前联合三星等公司发布的2nm工艺密度大约是3.33亿/mm2 ，台积电的目标则是4.9亿/mm2。

不同于之前世代在相同的基础架构上不断演进，台积电的2nm工艺最大特点就是会首次引入纳米片（Nanosheet）晶体管，取代现在的FinFET结构。

图2：纳米片晶体管在Vt上的表现（图片源于台积电）

纳米片晶体管最大的优势就是可以更好地控制阈值电压（Vt）。在半导体领域，Vt是威廉希尔官方网站 运行所需的最低电压，它的任何轻微波动，都会显著影响芯片的设计和性能，其波动数值越小，对于系统的益处越大。台积电宣称，根据试验，目前纳米片晶体管可将Vt波动降低至少15%。

IBM也不甘示弱，今年5月份，IBM宣布推出全球首个2nm芯片制造技术，与7nm的技术相比，预计将带来45%的性能提升或75%的能耗降低。而比起当前最尖端的5nm芯片，2nm芯片的体积更小，速度更快，其中的核心技术则是源于IBM所采用的新型纳米片堆叠晶体管，也被称为gate all around或GAA晶体管。

图3：IBM的GAA晶体管示意图（图片源自IBM）

IBM的三层GAA纳米片，每片纳米片宽40nm，高5nm，间距44nm，栅极长度12nm。该芯片首次使用了底部电介质隔离，实现12nm的栅极长度，可以减少电流泄漏，有助于减少芯片上的功耗。该芯片另一个新技术就是IBM提出的内部空间干燥工艺，这有助于实现纳米片的开发，并且该芯片广泛地使用EUV技术，例如在芯片的制造过程的前端进行EUV图案化。而这样的技术最终可以让2nm芯片所需的制造步骤比7nm少得多，从而降低成品晶圆的成本。

2nm量产面临的问题

在制程工艺的演进中，互连技术的跟进是十分关键的因素。传统上一般采用铜互连，但是当发展到2nm时，相应的电阻电容（RC）延迟问题显得非常突出，因此行业正在积极寻找铜的替代方案。

目前，面向2nm先进制程的新型互连技术主要包括：混合金属化或预填充，将不同的金属嵌套工艺与新材料相结合，以实现更小的互连和更少的延迟；半金属嵌套，使用减法蚀刻，实现微小的互连；超级通孔、石墨烯互连以及其他技术。同时，业界还一直探索在互连中使用钌材料作为衬垫。钌可以改善铜的润湿性和填充间隙，但也存在一些缺点，例如电迁移寿命较短，需要面对化学机械抛光等单元工艺的挑战，这也加大了钌衬垫的使用难度。

随着2nm逐步实现量产以及商用化，其它新的互连解决方案也会陆续出现。根据IMEC的路线图，预计行业会从今天的双金属嵌套工艺转移到下一代技术，即2nm混合金属化，接下来还将出现有半金属嵌套和其它方案。

据悉，台积电在材料上的研究也实现了突破。台积电和台交大联手，开发出了全球最薄、厚度只有0.7纳米的超薄二维半导体材料绝缘体，可有望借此进一步开发出2nm，甚至是1nm的晶体管通道。这也让2nm及更先进制程量产成为可能。

除了互连技术，目前EUV光刻机对于2nm和更先进制程工艺的重要性越来越高，但是EUV设备的产量依然是一大难题，超高的技术门槛和高额的研发费用令其注定只能是属于“少数人的游戏”，而且巨大能耗也限制了它发展的空间。

总体来讲，先进制程芯片的量产是一项系统工程，需要产业链上下游、特别是上游的设备、材料、IP等技术厂商都拿出看家本领，才能应对如此高精尖的芯片制造要求，所有这些形成合力，才能制造出高晶体管密度、高性能、低功耗的先进制程芯片。

2nm真的有意义吗？

也许有人会质疑，如今摩尔定律的效用在逐渐减弱，继续投入高成本追求先进制程，能否带来合理的投入产出比？业内对于先进制程的追捧是否真的有意义？

从上文各家企业的行动和取得的进展来看，“拥抱2nm”不仅是大势所趋，而且会给行业带来积极和长远的影响。台积电就曾表示过，2nm工艺意义重大，如果2nm工艺能够成功量产，那么意味着半导体生产技术在现有的条件下将继续逼近物理极限。未来数十年芯片的发展是继续优化还是走向其他路线，都要以2nm工艺的研发进度来决定。

原文标题：拥抱2nm时代 我们准备好了么？

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