0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

一文详解Xilin的FPGA时钟结构

FPGA设计william hill官网 来源:FPGA设计william hill官网 作者:FPGA设计william hill官网 2022-07-03 17:13 次阅读

‍xilinx 的 FPGA 时钟结构,7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别,7系列的时钟结构如下图所示。

3ca65ac6-e63b-11ec-ba43-dac502259ad0.png

Clock Region:FPGA 内部分成了很多个时钟区域。

Horizontal Center:FPGA被 Horizontal Center 分成上下两个部分,每个部分包含16个 BUFG 。

Clock Backbone:全局时钟线的主干道,将 FPGA 分成了左右两部分,所有的全局时钟布线均要从此经过。

HROW:水平时钟线,从水平方向贯穿每个时钟区域的中心区域,将时钟区域分成上下完全一致的两部分。全局时钟线进入每个时钟区域的逻辑资源时,必须经过水平时钟线。

I/O Column:外部信号/时钟输入管脚。

CMT Backbone:对于相邻时钟区域的时钟布线,可以不使用珍贵的全局时钟网络,而使用每个时钟区域都包含的 CMT Backbone 通道。

CMT Column:每个时钟区域都包含一个CMT,一个CMT由一个MMCM和一个PLL组成。

GT Column:内含高速串行收发器

总结来说,FPGA 实际上就是被分成很多个大小一样时钟区域,每个时钟区域既可单独工作又可通过全局时钟 Clock BackBone 统一工作,同时水平相邻的时钟区域又可通过 HROW 来统一工作,上下相邻的时钟区域又可通过 CMT Backbone 统一工作。

Xilinx 7系列时钟区域

3cd49d46-e63b-11ec-ba43-dac502259ad0.png

BUFG 即为全局时钟缓冲器,从图上看到,其输出时钟通过 Clock Backbone 可以到达任意一个时钟区域,而且 BUFG 通过 HROW 到达时钟区域内部的每个逻辑单元。

BUFH 即为水平时钟缓冲器,它相当于一个功能受限的 BUFG ,其输出时钟只能通过 HROW 在左右相邻的时钟区域内工作。

BUFIO 即为 IO 时钟缓冲器,其输出时钟只能作用在一个时钟区域的 IO 寄存器处,无法在 FPGA 内部逻辑使用。

BUFR 即为区域时钟缓冲器,其输出只能作用在一个时钟区域,相当于 BUFH 的 mini 版。

BUFMR 即为多区域时钟缓冲器,其输出作用在本时钟区域,还可以通过 CMT Backbone 作用在上下相邻两个时钟区域。

MMCM、PLL 即时钟管理模块,用来消除时钟的延迟、抖动以及产生各种不同频率的时钟。

CC 即为外部时钟输入管脚,其管脚在内部可以连接到 BUFG、BUFR、BUFIO、BUFH、MMCM、PLL 等,看具体的应用具体连接。下图所示为更为细致的 CC 管脚连接图。一个时钟区域有 4 对 CC 管脚,其中 2 对 SRCC ,2 对 MRCC 。SRCC 作为区域时钟使用时,只能连接本时钟区域的 BUFR 和 BUFIO 。而 MRCC 则还可以通过BUFMR作用在上下相邻的时钟区域

3cef7576-e63b-11ec-ba43-dac502259ad0.png

Xilinx 7系列时钟详细描述

xilinx 7 系列 FPGA 里面,一个 CMT 包含一个 PLL 和一个 MMCM。Ultra 系列 FPGA 里面包含两个 PLL 和 一个 MMCM 。所以本文以 7 系列介绍0。

3d3c3b72-e63b-11ec-ba43-dac502259ad0.png

2.芯片上位置

BUFG、BUFR、BUFH、BUFIO 在芯片上所处位置如下图所示

3d69e93c-e63b-11ec-ba43-dac502259ad0.png

将BUFR、BUFIO、BUFMR 放大如下图所示

3dcbc7f6-e63b-11ec-ba43-dac502259ad0.png

3.驱动能力对比

结合 BUF 在芯片上的位置,以及下图不难理解BUFG、BUFH、BUFR、BUFIO的驱动能力强弱。

3df451e4-e63b-11ec-ba43-dac502259ad0.png

3e256c98-e63b-11ec-ba43-dac502259ad0.png

物理管脚 IO

SRCC:外部差分时钟或者单端时钟驱动,只能作用于本区域时钟:4个BUFIO、4个BUFR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。

MRCC:外部差分时钟或者单端时钟驱动,只能作用于本区域时钟:4个BUFIO、4个BUFR、2个BUFMR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。

FPGA 芯片内部

BUFIO:在相同的时钟区域内,其可以被 MRCC、SRCC、MMCM 的 CLKOUT0~3、CLKFBOUT 驱动,还可以被本时钟区域以及上下相邻区域的 BUFMR 驱动;其只能驱动本时钟区域内的 ILOGIC、OLOGIC

BUFR:在相同时钟区域内,其可以被MRCC、SRCC、MMCM的CLKOUT0~3、CLKFBOUT驱动,还可以被本时钟区域以及上下相邻区域的BUFMR驱动;其能驱动本时钟区域内的CMT、本时钟区域内所有逻辑单元、以及16个BUFG(不推荐)。

BUFMR:其只能被本时钟区域的MRCC以及某些GT时钟驱动;其能驱动本时钟区域以及上下相邻区域的BUFIO、BUFR。

BUFG:其能被每个时钟区域内的SRCC、MRCC、CMT、GT、BUFR(不推荐)、其他BUFG;其可以驱动CMT、GT时钟、其他BUFG、FPGA内任何逻辑单元、BUFH。

BUFH:其能被本时钟区域以及左右相邻时钟区域内的SRCC、MRCC、CMT、BUFG、GT时钟驱动;其能驱动本时钟区域的CMT、GT时钟、以及本时钟区域内的所有逻辑单元。

GT时钟之RXUSERCLK、TXUSERCLK:其能被任何BUFG、以及本时钟区域内的BUFH驱动;其只能驱动专用的串行收发器模块。

GT时钟之RXOUTCLK、TXOUTCLK:其被专用的串行收发器模块驱动;其能驱动BUFG、相同时钟区域内的CMT、BUFMR、BUFH以及相邻时钟区域内的BUFH。

MGTREFCLK:其被外部MGT时钟源驱动;其能驱动BUFG、相同时钟区域内的CMT、BUFMR、BUFH以及相邻时钟区域内的BUFH。

CMT(PLL&MMCM):其能被BUFG、SRCC(本时钟区域以及上下相邻时钟区域)、MRCC(本时钟区域以及上下相邻时钟区域)、GT(本时钟区域)、BUFR(本时钟区域或者上下相邻时钟区域加上BUFMR)、BUFMR、MMCM/PLL.CLKOUT0~3驱动;其能驱动BUFG、相同时钟区域内的BUFIO、BUFR、BUFH以及水平相邻的时钟区域的BUFH、MMCM/PLL。

原文标题:FPGA学习-Xilinx 7系列时钟结构

文章出处:【微信公众号:FPGA设计william hill官网 】欢迎添加关注!文章转载请注明出处。

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1629

    文章

    21735

    浏览量

    603136
  • Xilinx
    +关注

    关注

    71

    文章

    2167

    浏览量

    121353
  • 时钟
    +关注

    关注

    10

    文章

    1733

    浏览量

    131469

原文标题:FPGA学习-Xilinx 7系列时钟结构

文章出处:【微信号:gh_9d70b445f494,微信公众号:FPGA设计william hill官网 】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    赛灵思FPGA全局时钟网络结构详解

    针对不同类型的器件,Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别,下面以Virtex-4系列芯片为例,简单介绍FPGA全局时钟网络结构
    发表于 11-28 18:49 1.3w次阅读
    赛灵思<b class='flag-5'>FPGA</b>全局<b class='flag-5'>时钟</b>网络<b class='flag-5'>结构</b><b class='flag-5'>详解</b>

    XILINX FPGA IP之MMCM PLL DRP时钟动态重配详解

    上文XILINX FPGA IP之Clocking Wizard详解说到时钟IP的支持动态重配的,本节介绍通过DRP进行MMCM PLL的重新配置。
    发表于 06-12 18:24 1.1w次阅读
    XILINX <b class='flag-5'>FPGA</b> IP之MMCM PLL DRP<b class='flag-5'>时钟</b>动态重配<b class='flag-5'>详解</b>

    Xilinx 7系列FPGA时钟结构解析

    ,以满足各种设计需求,并提供时钟驱动逻辑资源的灵活性和可扩展性。那今天我们起解剖Xilinx 7系列FPGA时钟结构,看看它到底如何实现
    发表于 08-31 10:44 2622次阅读
    Xilinx 7系列<b class='flag-5'>FPGA</b>的<b class='flag-5'>时钟</b><b class='flag-5'>结构</b>解析

    详解FPGA的特点及结构

    (GateArrayLogic)、可编程逻辑器件PLD(ProgrammableLogicDevice)等可编程器件的基础什么是FPGA上进步发展的产物。它是作为专用集成威廉希尔官方网站 ASIC
    发表于 11-02 09:21

    Xilin ISE设计流程FPGA系统设计入门免费下载

    本文档的主要内容详细介绍的是Xilin ISE设计流程FPGA系统设计入门免费下载。
    发表于 10-29 08:00 9次下载
    <b class='flag-5'>Xilin</b> ISE设计流程<b class='flag-5'>FPGA</b>系统设计入门免费下载

    详解蓝牙模块原理与结构

    电子发烧友网站提供《详解蓝牙模块原理与结构.pdf》资料免费下载
    发表于 11-26 16:40 94次下载

    FPGA时钟系统的移植

    ASIC 和FPGA芯片的内核之间最大的不同莫过于时钟结构。ASIC设计需要采用诸如时钟树综合、时钟延迟匹配等方式对整个
    发表于 11-23 16:50 846次阅读
    <b class='flag-5'>FPGA</b><b class='flag-5'>时钟</b>系统的移植

    详解精密封装技术

    详解精密封装技术
    的头像 发表于 12-30 15:41 1661次阅读

    详解分立元件门威廉希尔官方网站

    详解分立元件门威廉希尔官方网站
    的头像 发表于 03-27 17:44 3168次阅读
    <b class='flag-5'>一</b><b class='flag-5'>文</b><b class='flag-5'>详解</b>分立元件门威廉希尔官方网站

    详解pcb和smt的区别

    详解pcb和smt的区别
    的头像 发表于 10-08 09:31 3351次阅读

    详解pcb地孔的作用

    详解pcb地孔的作用
    的头像 发表于 10-30 16:02 1646次阅读

    详解pcb不良分析

    详解pcb不良分析
    的头像 发表于 11-29 17:12 1164次阅读

    详解pcb的msl等级

    详解pcb的msl等级
    的头像 发表于 12-13 16:52 9619次阅读

    详解pcb的组成和作用

    详解pcb的组成和作用
    的头像 发表于 12-18 10:48 1537次阅读

    FPGA时钟威廉希尔官方网站 结构原理

    FPGA 中包含些全局时钟资源。以AMD公司近年的主流FPGA为例,这些时钟资源由CMT(时钟
    发表于 04-25 12:58 1868次阅读
    <b class='flag-5'>FPGA</b>的<b class='flag-5'>时钟</b>威廉希尔官方网站
<b class='flag-5'>结构</b>原理