芯片制程到3nm后如何突破良率难题？

电子发烧友网报道（文/程文智）三星电子今年7月25日在韩国京畿道华城园区V1生产线（EUV专用）为采用了新一代全环绕栅极（Gate All Around，简称GAA）晶体管制程节点的3nm芯片晶圆代工产品举行了出厂仪式。才过4个月不到，韩国媒体Naver就爆出，三星3nm制程的良率非常低，不足20%。而且其5nm和4nm节点的良率问题也迟迟没有得到改善。

其实，三星电子从2000年初就已经开始了对GAA晶体管结构的研究。自2017年开始，将其正式应用到3纳米工艺，并于今年6月宣布启动利用GAA技术的3纳米工艺的量产。是全球首家将GAA晶体管结构用于晶圆制造的代工企业。据悉，我国的一家矿机芯片企业PanSemi（磐矽半导体）是三星电子的第一家客户，目前也可能是其唯一的客户。

据报道，三星电子为了解决良率问题，找到了美国的Silicon Frontline Technology，向这家企业寻求帮助。据说目前进展情况还不错。

那么，三星电子在GAA上花的时间超过了20年，为何良率问题迟迟没有得到解决呢？问题究竟出在了哪里？我们先从芯片的最基础单元------晶体管结构的发展说起，然后看看有什么应对之策。

半导体芯片其实是众多晶体管（Transistor）的集合，而晶体管其实就是一个小的开关。一个晶体管就代表了一个0或者1，也就是所谓的一个位元。在20nm以上的制程中，使用的晶体管被称为金属氧化物半导体场效应管（MOSFET：Metal Oxide Semiconductor FET）；20nm~3nm，采用的是鳍式场效应晶体管（Fin FET：Fin Field Effected Transistor）；3nm以下，采用的则是全环绕栅极场效应晶体管（GAAFET：Gate All Around Field Effect Transistor）。

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