Zynq UltraScale+PS MIO可能在上电期间出现高位毛刺

如果发生此问题，则表明当 VCCO_PSMIO 电源缓升至 0.4V - 0.5V 时，已观测到 MIO 开始驱动至高位，并持续直至 VCCO_PSMIO 到达 0.6V - 1.4V，随后 MIO 返回至高阻抗状态。

在特定器件或特定 MIO 上无法判定实际是否发生此问题，实际输出的毛刺配置可能取决于器件/MIO、温度以及 VCCO_PSMIO 电源缓升配置。请参阅以下黄色波形中所示的 MIO 毛刺示例，其中蓝色波形表示 VCCO_PSMIO 缓升示例。

没有任何设置也没有任何合理的外部下拉能够对这种输出毛刺加以控制/克服。

图 1：Ch3(blue)=VCCO_PSIO 和 Ch4(red)=MIO，其中外部 2.2kohm 下拉至接地 (GND)

受影响的配置：

此问题会影响上电期间拉低或驱动至低电平的 PS MIO。所有 Zynq UltraScale+ MPSoC 器件和 Zynq UltraScale+ RFSoC 器件中的 PS MIO 都可能会出现此问题。无法判定此问题的出现条件。

在某一份调研中，约 ~75% 的器件出现了此问题，在受影响的器件中，有 10-33% 的 MIO 上发生了此问题，因不同器件和条件而异。

按如下推荐的上电顺序执行 VCCO_PSMIO 缓升期间，可能发生此问题：VCC_PSINT* 缓升，然后 VCC_PSAUX 缓升，最后 VCCO_PSIO 缓升。其它上电顺序可能因内部控制逻辑值不确定而引发其它种类的毛刺。

注释：从相同的 1.8V 电源为 VCC_PSAUX 和 VCCO_PSIO 供电时，不会发生此毛刺。

影响：MIO 毛刺可能引发信号争用（包括总线信号），或者导致其它器件从连接的 Zynq UltraScale+ PS MIO 中检测到暂时性的高电平。

解决方法：

可使用 PS_POR_B 信号作为变通方法。

由于上电顺序期间发生 PS MIO 毛刺，并且由于 Zynq UltraScale+ 要求 PS_POR_B 输入信号保持低位来完成上电顺序，因此，可利用 PS_POR_B 信号作为此问题的变通方法。

例如：
使用 PS_POR_B 来禁用其它已连接的器件或者使此类器件保持处于复位状态，这样即可避免其它器件对潜在的 PS MIO 毛刺作出任何响应。

使用具有外部威廉希尔官方网站 的 PS_POR_B 来对 PS MIO 逻辑信号进行门控，防止可能出现的毛刺对敏感的总线或器件输入产生影响。

常见问题解答:
问：此问题在 1.8V PS MIO 和 3.3V PS MIO 上是否出现？
答：是的。当 VCCO_PSIO 在 ~0.4V - ~1.4V 范围内时会出现毛刺，对于最终工作电压为 1.8V 和 3.3V 的 PS MIO，上电期间会出现此状况。但如果 VCCO_PSIO 与 VCC_PSAUX 都从同一个 1.8V 电源供电，则不会出现 PS MIO 毛刺。

问：此问题是否影响器件/管脚可靠性？
答：不影响。I/O 已基于产品生命周期经过了 EM 和老化验证。生命周期验证条件较毛刺风险/条件更严格。

问：如果 PS MIO 驱动至或者拉高至 VCCO_PSIO，是否会出现驱动至低电平毛刺？
答：不会。

问：驱动至高位毛刺的等效串联电阻是什么？
答：毛刺从 VCCO_PSIO 轨驱动时，等效串联电阻为 50 ohms（从仿真样本测量所得）。

文章来源：AMD Xilinx开发者社区

审核编辑：汤梓红