先进封装技术- 6扇出型晶圆级封装（FOWLP）

先进封装技术（Semiconductor Advanced Packaging） - 1 混合键合技术（上）

先进封装技术（Semiconductor Advanced Packaging） - 2 混合键合技术（下）

先进封装技术（Semiconductor Advanced Packaging） - 3 Chiplet 异构集成（上）

先进封装技术（Semiconductor Advanced Packaging） - 4 Chiplet 异构集成（下）

先进封装技术（Semiconductor Advanced Packaging） - 5 TSV 异构集成与等效热仿真

随着电子信息技术的快速发展，半导体电子行业及其基础制造技术已成为过去半个世纪最重要的发展之一，集成威廉希尔官方网站 芯片已经改变了经济、技术和社会活动中的各个领域。在过去的几十年里，摩尔定律（Moore’s law）一直是驱动半导体行业迅速发展的方向指南，摩尔定律起源于对集成威廉希尔官方网站 技术早期经济和技术趋势的观察和预测，是根据现象推测出来的经验性规律。

随着半导体技术的不断发展，半导体的工艺制程已经逐渐接近物理极限，摩尔定律即将走到尽头，整个芯片产业都将进入后摩尔（More than Moore）时代。后摩尔的定义是不再单纯地依靠减小晶体管的特征尺寸来堆叠更多数量的晶体管从而实现芯片性能的提升，而是更多地通过威廉希尔官方网站 设计及系统算法的优化，同时借助先进封装技术来实现异构集成（Heterogenous integration），即依靠先进封装技术把不同模块和不同功能的芯片集成到一起以提升整体封装的性能。

近半个世纪以来，封装行业得到了飞速的发展。实现封装产品的轻薄短，不仅仅是引脚间距的缩小，更是从封装形式、封装工艺等多个角度进行了改进。从最早的框架级封装，通过对金属板进行蚀刻，并利用蚀刻框架上的蚀刻图形作为引脚，切割后可形成封装产品。为了形成复杂的多引脚封装，出现了利用铜箔压合技术制备的基板，在基板上做好线路，基板正面安装芯片，背面可通过植球等方式输出。现在流行的晶圆级封装，通过在晶圆上先进行芯片封装，并在切割后对单颗芯片背面做球或柱子等输出端。晶圆级封装具备最优的性价比，也是未来封装发展的必然趋势。

传统封装的发展使得芯片面积与封装面积的比值越来越接近于 1，封装面积决定了封装能力，然而不管是布线或是引脚在增加了数量后间距都越来越小，到达极限后则需要更大的空间增加数量，为了获得更大的空间则必须使该比例接近 1 甚至远小于 1，所以出现了扇出（fan-out）的概念。当芯片面积和封装面积接近极限之后，需要通过新的封装方式来超越这个极限，这时候封装朝着两个方向发展：

第一种是 3D 集成封装，在有限的封装区域中借助 TSV 技术在垂直方向上进行芯片的堆叠；

第二种是扇出型封装，通过晶圆重构技术增大封装面积以集成不同功能的芯片。

扇出型封装是指将所需芯片嵌入在 EMC 中，通过 RDL 对焊点进行再分配，最后装配到 PCB 所形成的封装。相比于扇入型封装，扇出型封装将每一颗已知良好的芯片（KGD）嵌入在 EMC 中时，每颗 KGD 之间的空隙可以提供额外的 I/O 互连点，从而使 I/O 端子数量不受芯片尺寸大小的限制，很好地填补了既要求小芯片尺寸又要求高引脚数量这一类封装的空白。此外，扇出型封装通过再布线层技术进行互连并取代基板，缩短互连长度，降低信号延迟，减小生产成本。

尤其需要指出的是，与台式机或笔记本电脑不同，如今的移动计算设备对功率非常敏感，同时对多功能、高性能和高带宽的要求也不断提高，单靠晶体管缩放和芯片缩放已不能满足移动设备对多功能集成的苛刻要求，如更小的外形尺寸，良好的功率效率、散热和电性能等。移动计算设备中功能集成的复杂性使得传统的引线键合、C4 焊点倒装芯片封装、多芯片模组和系统级封装等难以实现高引脚数和高密度的集成，而扇出型晶圆级封装（FOWLP）技术允许将芯片的 I/O 互连点布置在芯片面积区域以外的空隙中，以满足更多的 I/O 端子数、更小的外形尺寸和更高的电气性能。同时，该技术也能缓解互连焊点两侧 I/O 间距不匹配的问题。

2006 年，英飞凌最先开发和应用了扇出型封装技术，并在手机基带芯片封装中实现量产。由于扇出型封装第一步要重构晶圆，然后用塑封料将芯片包裹起来并完成再布线和凸点制作，从结构上看芯片像是被嵌入到塑封料中，因此英飞凌将此项技术称为嵌入式晶圆级球栅阵列（eWLB）。几乎在同一时期，飞思卡尔也提出了重分配芯片的封装（RCP）技术用来实现雷达和物联网模块的封装量产。

两者都是先装芯片且芯片功能面朝下的封装方式。将芯片倒装在贴有双面胶膜的金属载板上，整体进行塑封后，将载板和胶膜分别进行剥离，翻转剩余的芯片结构朝上进行再布线并植球、切割。

无论是英飞凌的 eWLB 封装技术还是飞思卡尔的 RCP 封装技术，最初并没有引起大家的重视，应用范围也比较狭窄，仅仅用来批量生产手机基带芯片和雷达模块，并且芯片 I/O 数量一般小于 500，再布线的线宽线间距也相对较大。早先提出的 FOWLP 技术在封装性能、 互连布线和异构集成等方面都存在不足，仅用于相对简单的 2D 封装。

随着先进封装材料和设备的发展，尤其是高解析度、高光敏度光刻胶和高分辨率光刻机在先进封装技术中的应用，晶圆级芯片尺寸封装（WLCSP）得到快速发展。在 2012-2014 年，扇出型晶圆级封装面临来自晶圆级封装技术的激烈竞争，英特尔移动产品也放弃了该项技术在其手机基带芯片封装中的应用，由此扇出型封装进入发展瓶颈期。

2016 年，TSMC 在先进封装技术上经过数十年的布局和沉淀，在 FOWLP 领域中研发出的集成扇出型（InFO）封装脱颖而出，并成功应用于苹果公司 iPhone 7 系列手机的 A10 应用处理器（AP）中。得益于该项技术，台积电成功包揽了苹果公司之后每一代手机的 AP 芯片的制造和封装订单。

集成扇出型封装技术的优势在于可省去载板，综合成本较传统的叠层封装（PoP）降低约 2~3 成以上，节省芯片封装的成本，并可应用于手机 AP 或其他 RF、电源管理 IC 等应用市场。苹果和台积电强强联手将发展多年的扇出型封装技术带入量产，其示范作用不可小觑，至此各大芯片制造及封装代工厂开始纷纷投入巨资布局扇出型封装。

随着扇出型封装技术逐渐成熟，其 I/O 端子数从原来的每平方毫米少于 6 个发展至如今的每平方毫米远多于 18 个，而 RDL 的线宽和线距从原来的大于 15 微米发展至如今的小于 5 微米。扇出型封装技术也从简单地通过增大扇出区域来增加布线面积，升级为具有模通孔（TMV）的 3D 封装技术，甚至是具有超高密度的异构集成封装。

目前，FOWLP 主要是使用 12 英寸的晶圆载板来进行生产制造，为了进一步降低扇出型封装的生产成本，如何提高其生产效率成为了下一个比较关注的问题。对于其技术路线的升级有两种可选方案，第一种是采用更大尺寸的晶圆载板进行生产，第二种是使用扇出型面板级封装（FOPLP）技术，但使用更大尺寸的晶圆载板所带来的设备更新成本及工艺难度均远比 FOPLP 技术大。相较于 FOWLP 技术，FOPLP 具有更高产能和更低成本的潜力，FOPLP 也成为了更具潜力的发展方向。

FOPLP 的封装工艺与 FOWLP 相似，两者最大的不同点是 FOWLP 使用晶圆状的临时载板，而 FOPLP 使用矩形载板。FOPLP 技术中使用的矩形载板相对于 12 英寸的晶圆载板不仅具有更大的面积，且其载板利用率也远高于晶圆载板。

但由于载板面积变大，相较于 FOWLP 而言，FOPLP 在生产制造过程中的翘曲问题也变得尤为严重，对其工艺精度造成很大的影响，增大了其生产难度。因此，FOPLP 更多的是运用在 I/O 密度较低及 RDL 线宽和线距相对较大的中低端产品中，而 FOWLP 更多的是运用在 I/O 密度较高且 RDL 线宽和线距较小的高端应用中。

从扇出型封装在手机基带芯片封装中的首次应用到现在已经过去十多年的时间，中间经历过低迷期。但是得益于芯片制程能力的不断提高、高精度半导体设备和材料在先进封装中的应用以及消费类电子产品对微型化、智能化和高度集成化的强烈需求，各大设备、材料和代工厂积极布局并投入重金研发，迅速推动了扇出型封装的应用和发展。尽管目前扇出型封装还存在一些技术难题，但是随着摩尔定律逐渐走到尽头，作为先进系统级封装的重要解决方案，扇出型封装大规模爆发指日可待。