台积电发布堆叠晶圆技术 英伟达及AMD都将会受惠

在第24届年度技术研讨会上，台积电发布了一个可以为显卡带来革命性变革的技术堆叠晶圆技术，这意味Nvidia和AMD GPU不需要增加其物理尺寸或缩小制造工艺即可获性能提升......

日前台积电在圣克拉拉举办了第24届年度技术研讨会，它刚刚发布了一个可以为显卡带来革命性变革的技术Wafer-on-Wafer (WoW，堆叠晶圆)技术。 顾名思义，WoW的工作方式是垂直堆叠层，而不是将它们水平放置在威廉希尔官方网站 板上，就像3D NAND闪存在现代固态驱动器中堆叠的方式一样。这意味Nvidia和AMD GPU不需要增加其物理尺寸或缩小制造工艺即可获性能提升。

借由这样的技术，未来绘图芯片业者包括英伟达 （Nvidia） 及AMD （AMD） 都将会受惠。另外，台积电还同时宣布与益华电脑 （Cadence） 合作，借由益华电脑的 EDA 软件与矽智财权，以未来生产 5 纳米或 7 纳米制程的移动芯片。台积电虽然提出了 WoW 技术，但是制程的成熟度却在量产的过程中扮演着重要的角色。在目前 WoW 技术的良率还很低的情况下，在台积电未来前进到更先进制程技术之前，预计将在其成熟的 16 纳米或 10 纳米制程技术上进行初步推广。

另外由于晶圆上的平面空间有限，透过 WoW 技术可以透过硅通孔 （TSV） 互连，将多层逻辑运算单位以立体方式堆叠在一起，架构出高速、低延迟互连性能。而这样的生产方式早就运用在 DRAM 及 3D NAND Flash 等存储器的生产技术上，但是用在逻辑运算单元的量产上，却还是首次。

WoW现在最大的问题是晶圆产量。当它们被粘合在一起时，如果只有一个晶圆坏了，那么即使两个晶圆都没有问题，它们也必须被丢弃。这意味着该工艺需要在具有高成品率的生产节点上使用，例如台积电的16纳米工艺，以降低成本。不过，该公司的目标是在未来的7nm和5nm制造工艺节点上使用WoW技术。

随着先进制程技术的成熟和良率的提高，未来绘图芯片制造商可以利用 WoW 技术，将两个或以上功能齐全的绘图芯片堆叠在一起，而不是使用两个的绘图芯片进行双系统的运算。如此不但能节省成本，而且还有体技更小、效能更佳、而且更加节省耗能的优点。