基于FPGA的Flash控制器和JTAG接口模块的设计

针对需要切换多个FPGA配置码流的场合， Xilinx公司提出了一种名为System ACE的解决方案，它利用CF（Compact Flash）存储卡来替代配置用PROM，用专门的ACE控制芯片完成CF卡的读写，上位机软件生成专用的ACE文件并下载到CF存储卡中，上电后通过ACE控制芯片实现不同配置码流间的切换。

System ACE的解决方案需要购买CF存储卡和专用的ACE控制芯片，增加了系统搭建成本和耗费了更多空间，而且该方案只能实现最多8个配置文件的切换，在面对更多个配置文件时，这种方案也无能为力。但若要开发System ACE的替代方案，则需要选择更合适的可反复编程存储器，并且需要选用合适的传输协议接口来下载配置码流。通过串口或并口来下载配置码流速度太慢，不能满足应用中快速下载的需要；通过USB接口来下载配置码流则需要专门的控制芯片，增加了系统设计的成本。

本文选用大容量NOR Flash存储器来存储配置码流，并利用JTAG接口完成配置码流下载的FPGA多配置解决方案。与System ACE方案相比，该方案不仅能快速完成多个配置码流的下载，还具有更高的配置速度和更低的实现成本。

1　JTAG接口模块的设计

为了将配置码流写入Flash存储器，上位机软件通过JTAG下载线与JTAG接口模块连接。JTAG接口模块接收上位机软件发送的JTAG信号，从中提取出JTAG指令及对应的数据，并产生针对Flash存储器的擦除和烧写信号。由IEEE 1149.1-2001标准以及NOR Flash存储器先擦除后写入的特性，设计上位机软件的具体执行流程如图1所示。同时为了完成Flash存储器的擦除和烧写，本文在软件设计中规定了一系列的自定义JTAG指令，如图1中括号内所示。本文规定一帧数据大小为4096比特。

 

图1　上位机软件烧写Flash存储器流程

JTAG接口模块通过外部引脚接收到JTAG信号后，为了完成JTAG指令及数据的提取，JTAG接口模块中必需包含一个TAP（Test Access Port）控制器，TAP控制器是一个16状态的状态机，在TCK的上升沿通过TMS的变化可以控制状态的转移。在特定的状态即可将JTAG指令及数据分别存入指令寄存器（IR Instruction Register）和数据寄存器（DR Data Register）中。JTAG接口模块在接收到上位机软件发送的指令后，相应的解释如表1所列。

表1　JTAG指令解释

2　Flash控制器和FPGA器件配置模块设计

2.1　Flash控制器设计

烧写Flash存储器和利用Flash存储器配置FPGA器件时，都需要对Flash存储器进行操作，因此需要设计一个控制器模块来专门产生Flash存储器的控制指令。Flash控制器要实现的功能是：响应输入的擦除、写、读命令，并根据命令产生相应的时序来实现对Flash的操作。

为了在一片Flash存储器中存放多个配置文件，可以将Flash按照配置文件的大小分为多个区间。这样，对于一个具体的配置文件，输入指令的作用范围应该在配置文件存放的区间内。因此，擦除某个配置文件时要选用块擦除方式，而不是整片擦除方式。

为了及时的将一帧配置码流写入Flash存储器中，要求Flash存储器的编程时间应该小于FPGM指令执行后的等待时间。根据Flash存储器数据手册上的参考数据计算后发现，使用普通的编程方式来烧写一帧配置码流时间大于等待时间，而使用写缓冲的编程方式来烧写一帧配置码流的时间要小于等待时间，因此必须选用写缓冲的编程方式来烧写Flash存储器。

JTAG接口与Flash控制器间的命令和数据翻译由反向兼容JTAG控制器中的烧写控制模块完成。它会接收JTAG接口发送的擦除或写命令，经过转化后产生相应的Flash控制器必需的命令、地址和数据。由于一次写缓冲编程写入Flash存储器的数据小于一帧配置码流的大小，因此接收到写命令后，烧写控制模块会配合写命令和对应的操作地址，将缓冲区中一帧配置码流分多次送往Flash控制器。

2.2　FPGA器件配置模块设计

Virtex系列FPGA器件的配置模式共有4种：串行主模式、串行从模式、并行从模式和边界扫描模式，其中主模式使用内部振荡器提供时钟，从模式和边界扫描模式使用器件外部提供的时钟。在FPGA器件上电初始化后，配置模块向FPGA发送配置码流和配置时钟来配置FPGA器件。因为配置速度越快FPGA器件工作前的等待时间就越短，所以本方案选择速度最快的并行从模式[6]。图2是并行从模式的时序图，数据（DATA[7:0]）必须满足建立时间（Tsu）和保持时间（Th）的约束。FPGA器件配置模块配置FPGA器件的步骤如下：

1,FPGA器件配置模块检测到INIT引脚信号变高，说明FPGA器件的上电后自动初始化已完成，配置模块向Flash控制器发送读命令；

2,配置模块收到Flash控制器返回的配置码流后，在每个时钟上升沿向FPGA器件发送一个8位配置码流；

3,配置模块检测到DONE引脚信号变高，说明FPGA器件已配置完成，配置过程结束。

 

图2　并行从模式时序图

4,由于从向Flash控制器发送读命令到Flash控制器返回配置码流的时间大于一个周期，且返回数据的位宽大于并行从模式的数据位宽，因此必须先对配置码流进行位宽转换。同时，为了保证CCLK的每个始终上升沿都有一个8位配置码流发送出去，还必须对CCLK进行合适的分频。

3　方案的设计实现

本方案的所有控制逻辑设计用一片Xilinx Spartan II系列XC2S200型FPGA器件实现。采用Spansion公司的NOR Flash存储器来存放配置文件，其型号为S29GL512N，容量为512 Mb。系统总体框图如图3所示。上位机软件包括Flash烧写工具和串口工具。烧写配置文件时，Flash烧写工具通过JTAG下载线向控制FPGA传输JTAG指令及配置码流，同时串口工具通过串口向控制FPGA发送配置文件地址，完成配置文件存放区间的切换；配置FPGA时，串口工具通过串口向控制FPGA发送配置文件地址及重配置信号，完成配置文件的切换。若实际应用中配置文件过多，还可组成Flash存储器阵列来增加存储深度。

 

图3　系统总体框图

3.1　设计的FPGA实现

控制FPGA实现的逻辑控制功能包括与上位机软件iMPACT和串口工具通信、烧写Flash以及配置FPGA器件。基于模块化的设计思想将具体功能分解成多个模块，如图3所示，数据与地址通道上的下标为其通道宽度。各模块作用如下：

1,RS232接口模块接收来自串口工具的配置文件地址及重配置信号，配置文件地址译码后得到对Flash存储器进行各种操作时的起始地址，重配置信号则用来触发FPGA配置文件的切换。

2,JTAG模块包括JTAG接口模块、数据缓存模块及烧写控制模块。JTAG接口接收JTAG下载线上的JTAG指令和数据后，若为FERASE或FPGM指令则向烧写控制模块发送擦除或烧写信号，若为FDATA0指令则接收TDI上的串行数据并存入数据缓存模块中。数据缓存模块利用片内BRAM来实现，可存放一帧配置码流。烧写控制模块接收到擦除信号后，产生擦除命令和操作地址并发往状态选择模块；接收到烧写信号后，从数据缓存模块读取配置码流，产生的写命令、操作地址发往状态选择模块，操作数据则直接发往Flash控制器。

3,FPGA配置模块接收到来自RS232接口模块的起始地址和重配置信号后，先向待配FPGA器件发送初始化信号，等待初始化完成后向状态选择模块连续发送读命令和操作地址，并利用从Flash控制器返回的配置码流来配置FPGA器件。

4,状态选择模块根据外部的烧写/配置信号选择Flash控制器的输入，从而决定控制FPGA目前处于烧写Flash存储器状态还是配置FPGA器件状态。若为“0”，则输入烧写控制模块产生的命令和地址，控制FPGA处于烧写Flash存储器状态；若为“1”，则输入配置控制模块产生的命令和地址，控制FPGA处于配置FPGA器件状态。

Flash控制器响应这些输入的命令、操作地址和数据，产生与命令相对应的Flash存储器控制时序，并返回Flash存储器的数据输出。

3.2　性能实际测试

本方案处于编程模式时，系统能够通过JTAG接口和串口与上位机软件进行正常的通信，在加载合适的配置文件后，可以完成Flash存储器的擦除和烧写操作，实测烧写速度为160 Kb。需要烧写多个配置文件时，通过串口工具发送配置文件地址，即可对不同的Flash空间进行操作。

处于配置模式时，以Virtex系列中XCV1000型FPGA为配置对象，其配置文件大小约为5.84 Mb，实测一次配置时间为60 ms，计算得知配置速度约为97 Mb/s，远大于System ACE解决方案的30 Mb/s。如需切换不同的配置文件，从串口工具发送配置文件地址及重配置信号，即可实现多个配置文件的实时切换。

结语

本文分析了各种传输协议接口以及System ACE多配置解决方案的优缺点，根据实际应用需求，提出了一种基于大容量NOR Flash并利用JTAG接口完成配置码流下载的FPGA多配置系统解决方案。本系统采用Flash存储器替代配置用PROM或CF卡，节省了硬件成本和空间，且理论上可以支持不限数量的配置文件切换，对FPGA的配置速度也达到了System ACE方案的3倍以上。