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时钟源（频率合成器或锁相环 (PLL)）产生的抖动噪声对新一代高性能 Gsps 模数转换器 (ADC) 的性能具有很大 影响。 PLL 的带内和带外噪声性能都会影响 ADC 信噪比 (SNR)，由此影响 ADC 的有效分辨率 (ENOB)。通过在更高的 频率下操作 PLL 相位频率检测器 (PFD)，降低输入-输出倍增因子 N，并使用带通滤波器降低远端噪声（或本底噪 声），可以降低 PLL 产生的噪声。本应用手册介绍如何估算抖动要求，如何将其转化为 PLL 相位噪声要求，以及 如何确定（建议）因最小化时钟源导致的 SNR 性能下降所需的滤波器带宽。虽然这里进行了通用分析并且适用于 任何 PLL 和 ADC，但还是使用 TI 的 LMX2594 高性能 PLL 和 ADC12DJ5200 12 位 5GSPS ADC 提供了具体示 例。
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