摘要：本文综述了铜工艺即将面临的各种变化，包括扩散阻障层（barrier）、电镀添加剂、覆盖层以及与多孔超低k电介质之间的整合等。
随着半导体向45nm工艺的深入发展，铜工艺技术不可避免地要发生一些变化。TaN扩散阻障层物理气相沉积（PVD）技术可能将被原子层沉积（atomic layer deposition，ALD）技术所取代，之后可能还会引进钌阻障层技术。钌阻障层技术不再需要电镀种子层，但是其发展状况将取决于研究结果的进展程度。
电镀槽中的有机“添加剂”也可能会有所变化，因为有些添加剂最终会被包埋在铜中。尽管有机添加剂的使用可以使沉积得到的铜填充没有任何缝隙，同时在密集区不会产生沉积过度的情况，因此不会给CMP带来额外负担，从而减小了CMP难度，但是包埋在铜里的杂质会提高电阻系数，并且使铜在退火时不太容易形成大金属颗粒。
铜工艺也有电致迁移这个严重的可靠性问题，它通常发生在铜导线顶部与电介质相接的交界处。可能的解决办法是在铜表面选择性地沉积上一层钴钨磷化物（cobalt tungsten phosphide，CoWP）或钴钨硼化物（cobalt tungsten boride，CoWB），最终取代Si(C)N覆盖层，使铜原子迁移受到限制。
金属颗粒边界、缺陷和表面造成的电子散射问题也会逐渐突显出来，因为导线尺寸很小时电子散射效应会使电阻升高。解决办法包括增大金属颗粒、减少缺陷数量和增加金属表面光滑度等。
当然，我们还需要将铜和多孔超低k介电材料整合在一起，该需求会进一步增加铜工艺的复杂度。其中一个问题是这些多孔材料需要一些孔洞密封工艺，人们对其与沉积在上面的扩散阻障碍层之间的相互作用感到担心，不知道两者之间是否能够相互兼容。
铜工艺基础
自1990年代中期IBM、Intel、AMD和其他IC制造商决定用铜制工艺取代铝工艺以来，铜工艺的主要优点基本保持不变。铜电阻较小，具有更好的导电性，这意味着内连接导线在具有同等甚至更强电流承载能力的同时可以做得更小、更密集。此外，还可以将铜导线做得更薄，从而减小相邻导线之间的互相干扰。低电阻还意味着可以提高芯片速度，因为RC时间延迟中的R因子变小了。当然，减小RC延迟的C因子也可以提高速度，这就是为什么我们对低k电介质感兴趣的原因。
VLSI Research Inc.总裁Dan Hutcheson认为，尽管由于早期铜工艺遇到的可靠性等问题给一些人造成了“铜工艺是非常棘手的工艺”的成见，但是现在世界上几乎每个生产130 nm逻辑器件的公司都在使用铜工艺。人们对铜工艺的了解已经非常透彻，而且良品率也很高，有些情况下甚至比相应的铝工艺还要高。另一方面，当半导体公司向65nm和45nm工艺迈进时，铜制造工艺在某些方面显然需要进一步改善，包括扩散阻障层沉积方式、覆盖层类型等。虽然超低k电介质的使用被推迟了，但是人们估计那时也将开始使用超低k材料。这意味着将会出现许多新材料。令人担心的是，也许到时候会出现一些未能预见的可靠性问题，这些问题通常发生在性质不相似的材料界面。
值得一提的是，铝制程尚未走到尽头。相反，它仍然是许多器件所采用的材料。其中最突出的是DRAM，它只有很少几层内连接导线，运行速度也比逻辑器件慢。根据Hynix Semiconductor公司Hyunchul Sohn的资料显示，DRAM制造商还会继续在铝制程上取得一些先进技术，包括铝ALD和CVD技术。Sohn说，尽管总有一天铜制程的制造成本会比铝还便宜，但是看起来短时间内还不太可能出现这种情况。
铜工艺与铝工艺完全不同。铝工艺通常是首先将铝沉积成金属薄膜，蚀刻后再沉积上绝缘的电介质（其中涉及金属导线之间高纵宽比间隙的填充）；而铜工艺是采用嵌入式工艺（damascene processing）得到图形化的导线的。该工艺得名于源自Damascus古老的金属镶嵌技术。上下层铜导线之间通过微通孔（via）互相连接。为了得到这些微通孔，还需要另外一层光刻和蚀刻步骤，因此又称为双嵌入式工艺（dual-damascene）。
双嵌入式工艺中，首先要沉积一层电介质，然后通过两道光刻和蚀刻（可能还需要硬掩膜工艺）在电介质中蚀刻出微通孔和导线沟道结构。由于铜的扩散速度很快，很容易在电介质内部移动使器件“中毒”，因此紧接着要沉积一层扩散阻障层；然后沉积上一层铜电镀种子层，种子层是铜电镀沉积反应（通常又称为“铜填充”）的必要条件。接着进行退火和平坦化处理。对铜进行平坦化处理和清洗后，再沉积上一层Si3N4或SiC介电材料层。至此，该工艺周期结束，然后开始重复下一个工艺周期。 其中，Si3N4或SiC起到后续微通孔（via）蚀刻硬掩膜层的作用。当微通孔与下层金属导线未能很好对齐时，硬掩膜层可以防止蚀刻到下层金属导线的侧边。
铜导线的有效横截面积
当半导体向65 nm和45 nm及以下工艺发展时，铜工艺的主要问题是如何保证铜导线的电流承载能力不会变差。根据国际半导体技术蓝图（International Technology Roadmap for Semiconductor，ITRS）的定义，导体有效电阻率的“幻数（magic number）”为2.2uΩ-cm。随着导线线宽的不断微缩，实现该标准的难度开始逐渐增加。原因有两个：首先，当导线尺寸接近铜的电子自由程（39.3 nm）时，电子散射问题开始突出。ITRS指出，“导线和微通孔侧壁粗糙度、多孔低k电介质与侧壁间界面结构、扩散阻障层粗糙度和铜表面粗糙度都会给铜导线的电子散射效应造成负面影响，使电阻率增大。这些因素最终会迫使人们采用其它内连接方法，例如RF或光波波导来取代铜工艺，但那是几年以后的事情。现在，研究的重点是如何得到大金属颗粒和使表面尽可能光滑。
还有一个令人担心而且迫在眉睫的问题是当导线进一步微缩时通过PVD工艺沉积的铜扩散阻障层不能进一步变薄。Applied Materials公司Maydan技术中心总经理John T.C. Lee指出，“相对于铜导线，阻障层横截面积占整个导线横截面积的比例变得越来越大。但是，实际上只有铜才是真正的电流导体。”例如，65nm工艺时，铜导线的宽度和高度分别为~900Ａ和1500Ａ，两恻则分别为100Ａ。这意味着横截面为13500 nm2的导线中实际上只有8400 nm2可用于导电。“它严重影响了导线的有效阻值。”Novellus Systems整合与先进技术研发部CTO兼执行副总裁Wilbert van den Hoek说。如图1所示，Intel 90 nm铜工艺中扩散阻障层占了内连接导线横截面积的~15%。
图1. Intel 90 nm铜内连接工艺SEM照片，垫层薄膜占了整个内连接导线横截面积的~15%。（资料来源：Intel）
解决办法是采用更薄的铜阻障层，其中最好的方法是采用ALD技术沉积阻障层。有关这项技术的研究工作已经开展了好几年，而且最近开始出现商品化设备。Lee说：“我们的研究工作取得了很大进展，已经接近可用于实际生产的水平。”图2显示了为什么采用ALD阻障层时电阻率比采用PVD阻障层更低的原因．
图2. 与PVD阻障层相比，ALD阻障层可以降低导线电阻。到2018年时，ITRS一定会提出2.2 uW-cm的新要求。（资料来源：Applied Materials）
ALD TaN是研究重点。ALD TaN的材质与目前使用的PVD TaN薄膜基本相同。但是，PVD TaN实际上是氮掺杂的Ta，其组成为TaN0.5，电阻率小于200 uΩ-cm，ALD TaN的组成才真正是TaN。TaN之所以能起到扩散阻障层的作用是因为它具有高含氮量和无定形结构。然而，TaN沉积时通常采用有机金属前体，因此残留在薄膜内部的碳也是一个问题。根据所用前体的不同，含碳量分布范围为2 at%到10 at%。当含碳量为~10 at%时，膜的组成为TaN0.9C0.1，电阻率高达1uΩ-cm，以至于不能被人们接受。van den Hoek说：“使用有机金属前体时很难完全去除碳杂质。但是，你可以采用一些特殊方法故意在TaN膜里掺入大量的碳，得到氮掺杂的碳化钽（TaC0.4N0.6），其电阻率为~250 uΩ-cm。”用于铜阻障层ALD沉积的有机金属前体有好几种，例如TBTDET (tert-buthylimidotrisdiethyl- amidotantalum)。 从整合的观点来看，ALD TaN是最直接和最简单的方法，因为它涉及到的材料改变是最少的。Lee评论说，“ALD TaN薄膜的实验结果显示它能有效减小导线电阻。目前正在进行的工作是对工艺整合进行认证，使其达到可靠性的要求。”
用钌解决阻障层和种子层的所有问题？
通过PVD工艺沉积铜电镀种子层时很有意思：首先，种子层必须足够薄，这样才可以避免在高纵宽比结构上沉积铜时出现顶部外悬结构，防止产生空洞；但是它又不能太薄。
目前正在评估的一个解决办法是将铜直接镀在扩散阻障层上。其中，尤其是用钌作为阻障层具有很好的前景。钌不仅有可能取代扩散阻障层常用的Ta/TaN两步工艺，而且还能同时取代电镀种子层。由于钌是导体，因此铜可以直接电镀在上面。van den Hoek介绍说：“钌是令人非常感兴趣的材料，因为它是一种准贵金属。钌不容易被氧化，但是即使被氧化了，生成的氧化钌也是导体。”钌的另外一个好处是它能够在标准电镀液中进行铜电镀反应。“采用现有电镀液在钌上电镀时，其表现与在铜上面电镀时完全一样。”
但是，根据Lee的观点，目前还存在一些问题需要解决。用~100Ａ钌取代～1200Ａ铜种子层时，由于厚度和电阻率的变化，种子层表面电阻提高了～100倍。此外，还需要重新认证电镀均匀性和成核特性。他说：“器件可靠性很大程度上取决于界面性质和品质。为了达到SM和EM的严格要求，还需要对钌沉积膜的成分、形态、附着性等进行进一步优化。”
65 nm以下工艺时，在很薄的种子层上进行铜电镀会出现一些关键性问题。Applied Maeterials公司平坦化和电镀产品部副总裁兼总经理Russell Ellwanger说：“我们发现电镀刚开始时的几秒钟可以决定是否能够成功地完成整个铜电镀过程。通过晶片浸入角度的控制使种子层被均匀润湿是非常重要的一步，它能消除浸入过程中产生的一些缺陷或是被吸附在上面的微小气泡。同样，晶片上的缺陷状况也变得非常重要。铜电镀工艺产生的某些缺陷，特别是电镀刚开始几秒钟内形成的缺陷，在后续平坦化工艺中是不能（或很难）被磨掉的，最终会影响产品良品率。”
至于用一层钌薄膜同时取代扩散阻障层和电镀种子层的设想仍然存在一些问题。van den Hoek说：“曾经有段时间内人们希望钌的阻障作用能够足够满足要求，但是现在大部分人得出的结论是很薄的钌沉积层可能起不到足够的阻止扩散作用。”相反，他认为解决办法应该是先用ALD工艺沉积一层很薄的扩散阻障层，然后用ALD工艺沉积钌作为阻障层和种子层。“但是，你要设法将整个叠层结构的厚度控制在50A～70A以内，从而减小导线电阻的影响。
解决种子层内出现孔洞的另外一个解决方案是用无电极电镀技术对这些缺陷进行修补。该技术又称为种子层增强技术（seed layer enhancement或简称SLE）。结果得到了非常完美的铜填充照片。但是也有人对修补层与底下阻障层之间的附着性提出了疑问，担心在一些薄弱点会引起电致迁移孔洞和威廉希尔官方网站 失效问题。
抑制、促进和平坦化试剂
电镀工艺的主要目的是在晶片上镀上一层致密、无孔洞、无缝隙和其它缺陷、分布均匀的铜。此外，它还有其它一些要求，例如在对大尺寸、空旷区结构进行填充的同时，能够对密集区、高纵宽比结构和微通孔等进行填充。当然，我们还希望电镀后表面能够尽可能平坦，减少后续CMP工艺的问题，其中最显著的是凹坑和腐蚀问题（图3）。Ellwanger说：“因为填充表现很大程度上取决于电镀液的化学反应，因此保持每片晶片电镀时化学环境的稳定性非常重要。但是，在电镀工艺过程中有机添加剂会不断分解并且在电镀槽中不断累积。因此，减少添加剂分解、保持电镀液成分不变是非常关键的因素。”
图3. 铜CMP要解决导线密集区CMP负担过重的问题，同时还要尽可能减小凹坑（dishing）和腐蚀（erosion）带来的负面影响。（资料来源：Lam Research）
铜电镀液通常由硫酸铜（CuSO4）、硫酸和水组成，呈淡蓝色。理想的填充过程首先是铜均匀地沉积在侧壁和底部，然后快速切换为从底部向上填充，防止产生缝隙和孔洞。为了实现上述效果需要使用两种有机添加剂：抑制剂和促进剂。当晶片被浸入电镀槽时，首先进行的是均匀性填充。填充反应动力学受抑制剂控制。接着，当促进剂达到临界浓度时，电镀开始从均匀性填充转变成由底部向上的填充过程。促进剂是一种聚合物/氯化物混合物，它会吸附在铜表面，降低电镀反应电化学反应势，促进快速沉积反应。
问题是填充过程完成后促进剂不能自动停止作用，而是漂浮在铜表面继续促进铜沉积反应。由于狭窄、密集结构的填充速度比宽阔、空旷结构快，因此会引起密集区过度电镀，给CMP带来额外负担的问题。解决办法是添加第三种添加剂：引起促进剂分解反应的平坦化试剂。这种添加剂的使用效果很好，唯一的问题是与促进剂不同它会被包埋在铜里面。van den Hoek说：“为了解决过度电镀的问题，我们使用了较高浓度的平坦化试剂，但是其缺点是加重了铜污染。”好消息是人们已经找到了新的平坦化试剂，它可以起到同样的效果但是不会被掺杂在铜里面。
“为了满足不断出现的新要求，例如对300 mm衬底进行润湿、对越来越小的微通孔进行填充、不断提高纯度、为45 nm工艺提供无孔洞和无缺陷电镀等，我们必须持续改进有机促进剂、抑制剂和平坦化试剂的各个单项性能表现，并在三者之间互相平衡，最终达到更好的综合性能。”Rohm和Haas电子材料公司微电子技术部EP-Cu市场经理Mike Rousseau说。“130 nm和90 nm工艺的添加剂组合不能达到这些更加严格的要求和目标。”
电致迁移问题的解决办法：选择性CoWP
人们曾经认为铜具有比铝更好的抗电致迁移能力。但是，当铜制程出现以后，结果恰恰相反，至少对于小尺寸结构来说是这样的。
铜的电致迁移是一种表面现象，发生在铜原子能够自由移动的地方（通常是铜和其它材料之间附着性较差的界面处）。在目前的双嵌入式结构中，电致迁移最常发生的地方是铜导线上部与SiC等电介质层相交接的地方。Lee指出，“如果你未能正确处理这些界面，那么它将是一个薄弱点。这个薄弱点会引起链式反应，铜原子移走后突然形成一个孔洞，造成电致迁移失效。与铝不铜，铜导线越小越细，问题越大。
解决办法之一是对铜表面进行处理，改善铜与SiC之间的附着性。通常该方法会用到SiC沉积工艺中的硅甲烷（Silane）。硅甲烷不容易受控制，因为它会穿透到铜里面，使电阻率变大。另外一个方法是在铜表面上选择性地沉积一层含钴的薄膜，通常是CoWP或CoWB。该方法效果很好，抗电致迁移能力可以提高10倍以上。但是该工艺仍然存在一些问题有待解决：
1）表面平坦度被改变了，除非CMP后先对铜进行recess处理；
2）多了额外一步工艺，增加了成本；
3）这是一道选择性工艺，特殊情况下可能会比较棘手，例如当有些铜残留物留在电介质空旷区时。
“用CoWP对铜表面进行覆盖的实验结果显示器件可靠性得到了改善，而且还能提高65 nm器件的性能（CoWP覆盖层的增加可以显著提高电流密度）。IC制造商希望能够在45 nm工艺时取消蚀刻停止层，降低有效介电常数k值。”沉积溶液供应商Blue29公司CTO Igor Ivanov说。
图4. 铜的电致迁移数据显示在铜表面沉积一层钴覆盖层后，可靠性比传统Si(C)N覆盖工艺提高了10倍。