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FPGA的静态时序分析详细讲解分析

消耗积分:0 | 格式:rar | 大小:0.10 MB | 2021-01-12

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　　任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。

　　我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：

　　这两个公式是一个非常全面的，准确的关于建立时间和保持时间的公式。其中Tperiod为时钟周期；Tcko为D触发器开始采样瞬间到D触发器采样的数据开始输出的时间；Tlogic为中间的组合逻辑的延时；Tnet为走线的延时；Tsetup为D触发器的建立时间；Tclk_skew为时钟偏移，偏移的原因是因为时钟到达前后两个D触发器的路线不是一样长。

　　这里我们来做如下转化：

　　因为对于有意义的时序约束，建立时间余量Tslack，setup和保持时间余量Thold都要大于0才行，所以对于时序约束的要求其实等价于：

　　Tperiod》Tcko+Tlogic+Tnet+Tsetup-Tclk_skew （1）

　　Tcko+Tlogic+Tnet》Thold+Tclk_skew （2）

　　之前说了，这两个公式是最全面的，而实际上，大部分教材没讲这么深，他们对于一些不那么重要的延时没有考虑，所以就导致不同的教材说法不一。这里，为了得到更加简单的理解，我们按照常规，忽略两项Tnet和Tclk_skew。原因在于Tnet通常太小，而Tclk_skew比较不那么初级。简化后如下：

　　Tperiod》Tcko+Tlogic+Tsetup （3）

　　Tcko+Tlogic》Thold （4）

　　简单多了吧！但是你能看出这两个公式的含义吗？其实（3）式比较好理解，意思是数据从第一个触发器采样时刻传到第二个触发器采样时刻，不能超过一个时钟周期啊！假如数据传输超过一个时钟周期，那么就会导致第二个触发器开始采样的时候，想要的数据还没有传过来呢！那么（4）式又如何理解呢？老实说，一般人一眼看不出来。

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