在Trion上驱动PLL走pllin管脚

之前在Trion上一直强调驱动PLL要走pllin管脚。但是如果在硬件设计之时没有注意而把PLL输入管脚放置在普通GPIO也不是完全没有办法。

（1）如果放在了GCLK上，Connection Type设置成GCLK，PLL的时钟源设置成Core；

（2）如果放在了普通GPIO上，那Connection Type只能设置成Normal，同样PLL的时钟源设置成Core；不过会有警告信息clock_rule_undefined_name :No clock source defined(xxx)

Trion验证

有警告信息clock_rule_undefined_name :No clock source defined(hdmi_pclk )但是不用管。照用不误。

在钛金上同样可以这样设置。

把DDR_REF_CLK设置为normal。

把PLL的参考修改成Core,并输入时钟名DDR_REF_CLK。

有警告信息clock_rule_undefined_name :No clock source defined(DDR_REF_CLK),但是不用管。照用不误。

方法二：通过clkmux驱动PLL

 审核编辑：刘清