ADI 技术

石栓成

7年用户 220经验值

私信关注

[问答]

AD9361输出点频杂散很大

各位大咖：
我最近用FPGA 开发板，加FMCCOMM4开发板调试AD9364,用开发软件生成LTE 5M的配置，自己写的SPI接口，我将发送TX的I路数据设置为全1,Q路数据设置为全0，这样射频输出的是载波信号，2.5Ghz，如图，频谱很好，我用DDS产生一个500K的单音信号，理论上出来是2.5G偏移500K的单音信号，用频谱测得确实输出了2.5G偏移500K的信号，但是周围还有很多杂散，不知道怎么回事，我检查了各个位置的锁定和校准状态都没有发现问题，各位高手请指点啊，william hill官网也有其他人输出杂散大，看了他们的帖子也没发现什么异常..........

附件

回帖（3）

石栓成

2018-8-27 11:56:42

自己更新下，使用BIST SIGNAL GENERATOR，测试，单音信号信噪很好，说明是LVDS数据接口的问题，数据源是IP DDS产生的，应该没问题，但是接口时序和I/O看了很多遍了，也没看出有什么不对，继续努力吧

举报

刘阳

2018-8-27 12:07:19

你好，
问题解决了吗，根据您的描述，应该是接口时序有问题。可以先试试调整FB CLK和 DATA之间的延时(0x007寄存器)，另外FPGA端的时序约束最好也加上。

[size=13.3333px]

[size=13.3333px]

1

举报

张佳: 请问一下FPGA端的时序约束怎么加

石栓成

2018-8-27 12:25:17

引用: chm9 发表于 2018-8-27 08:04
你好，
问题解决了吗，根据您的描述，应该是接口时序有问题。可以先试试调整FB CLK和 DATA之间的延时(0x007寄存器)，另外FPGA端的时序约束最好也加上。

问题已经解决，确实是数据接口的问题，谢谢！

1

举报

jf_60627431: 能解释下是什么问题吗？我也遇到啦这样的问题。

更多回帖

3

相关问答

×

20

完善资料，
赚取积分