AD9910输出SYNC_CLK频率不正确，请问是什么原因？如何解决？

AD9910调试问题：
  1）使用外部信号源提供1GHz参考时钟；
2）XTAL_SEL接地；
3）上电后，使用MASTER_REST复位一下DDS，使寄存器在默认配置；
4）用示波器观测SYNC_CLK输出为125MHz,正确的应该是250MHz才对？？？
5）部调整外参考时钟频率，SYNC_CLK可以正确的随参考时钟变化（1/8分频，但应该为1/4输出才对）？
6）使用FPGA通过SPI接口配置DDS；
7）原理图参考ADI提供的参考威廉希尔官方网站 设计，区别是不用PLL锁相环部分的功能，所以PLL_LOOPFITER和PLL_LOCK关脚悬空。
8）还有使用MASTER_REST一直复位DDS时，SYNC_CLK没有输出。

请教技术支持，SYNC_CLK输出频率不对问题可能出现在哪里？不用的管脚是否可以悬空处理？芯片外部供电都检查正确。