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[问答]

怎么读取Vivado中放置的LUT的切片坐标

嗨,
我有一个使用LUTx原语设计的exorgate。
一些LUT具有标签,例如xorgate32.vhd文件中的标签“xorgate32_TLUT1_a134not”(附件)。
我已经打包了xorgate32.vhdas用户IP(称为axi_xor_2016)。
该IP安装在AXI总线上以连接Zynq PS。
我试图使用TCL命令“get_cells”逐步读取设计层次结构,直到我到达axi_xorIP。
我期待标签出现在列表中。
我的主要目标是为xorgate的所有放置的LUT获取切片坐标。首先,我想在xorgate的层次结构级别读取所有放置的LUT的列表,然后获取每个LUT的name属性。
请让我知道我该怎么做。
谢谢。
xorgate32.vhd 7 KB

以上来自于谷歌翻译


以下为原文

Hi,
I have an exor gate designed using LUTx primitive. Some LUTs have labels for example, the label "xorgate32_TLUT1_a134not" in the xorgate32.vhd file (attached).

I have packed the xorgate32.vhd as user IP (called axi_xor_2016). This IP is mounted on AXI bus to connect the Zynq PS.
I am trying to use TCL command "get_cells" to read the design hierarchy step by step until I reach the axi_xor IP. I was expecting the labels to appear on the list.

My main objective is to get the slice coordinates for all placed LUTs of the xorgate. For this first, I want to read a list of all placed LUTs at the level of the hierarchy of xorgate, and then get the name property for each one. Please let me know how can I do this.

Thanks.
            xorgate32.vhd ‏7 KB   

回帖(7)

俞丽

2018-11-13 14:37:14
嗨@amitkulkarnis。
查看DCP,EXORS层次结构不包含任何逻辑。
只有一个32位总线从输入连接到输出。
逻辑可能在前面的步骤中进行了优化。我将查看综合和opt_design(使用-verbose选项)日志以查看优化发生的位置。
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-----------------------不要忘记回答,kudo,并接受为解决方案.-------------
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在原帖中查看解决方案

以上来自于谷歌翻译


以下为原文

Hi @amitkulkarnis. Looking at the DCP, the EXORS hierarchy does not contain any logic. There is only a 32-bit bus that connects from the input to output. The logic likely was optimized in an earlier step. I would take a look at the synthesis and opt_design (with the -verbose option) logs to see where the optimization is occurring.
 

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Don’t forget to reply, kudo, and accept as solution.
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张梅

2018-11-13 14:50:26
要获取特定模块中的LUT列表:例如:get_cells -hier -filter {NAME = ~design_1_i / axi_xor_2016_0 / U0 / *&&
REF_NAME = ~LUT *}获取LOC信息:get_property LOC [get_cells XX]
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-----------------------不要忘记回答,kudo,并接受为解决方案.-------------
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以上来自于谷歌翻译


以下为原文

To get the LUT list in the specific module:
Ex:
get_cells -hier -filter {NAME =~ design_1_i/axi_xor_2016_0/U0/* && REF_NAME =~ LUT* }

To get the LOC info:
get_property LOC [get_cells XX]-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
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王淑华

2018-11-13 15:10:12
@hongh
我尝试使用Vivado 2018.2采用相同的方法
get_cells -hier -filter {NAME = ~design_1_i / axi_xor_2018_0 / U0 / axi_xor_2018_v1_0_S00_AXI_inst / *}
给出一个列表,其中包含带有标签EXORS的exor门实例化。
然而,
get_cells -hier -filter {NAME = ~design_1_i / axi_xor_2018_0 / U0 / axi_xor_2018_v1_0_S00_AXI_inst / *&&
REF_NAME = ~LUT *}
返回一个不包含我的exor门实例化的列表。
如果我使用
get_property LOC [get_cells design_1_i / axi_xor_2018_0 / U0 / axi_xor_2018_v1_0_S00_AXI_inst / EXORS]
它返回空列表。
我不确定为什么我的xor IP LUT在层次结构中看不到。
谢谢。

以上来自于谷歌翻译


以下为原文

@hongh
 I tried the same approach using Vivado 2018.2
 
get_cells -hier -filter {NAME =~design_1_i/axi_xor_2018_0/U0/axi_xor_2018_v1_0_S00_AXI_inst/*}
gives a list that contains my exor gate instantiation with label EXORS.
 
However, 
get_cells -hier -filter {NAME =~design_1_i/axi_xor_2018_0/U0/axi_xor_2018_v1_0_S00_AXI_inst/* && REF_NAME =~ LUT*}
returns a list that does not contain my exor gate instantiation.


If I use 
get_property LOC [get_cells design_1_i/axi_xor_2018_0/U0/axi_xor_2018_v1_0_S00_AXI_inst/EXORS]
it returns empty list.
I am not sure why my xor IP LUTs could not be seen in the hierarchy.
Thanks.
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张梅

2018-11-13 15:29:06
你能分享一下你的opt.dcp吗?
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-----------------------不要忘记回答,kudo,并接受为解决方案.-------------
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以上来自于谷歌翻译


以下为原文

Could you share your opt.dcp?-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
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