在PlanAhead中的一个Slice中发现了LUT6实例的BEL位置的差异怎么解决？

您是否可以提供测试用例？
干杯，
吉姆
干杯，吉姆

None

我忘了提到：
LUT6-INIT设置（在我的代码中：X“0000_0006_0000_0002”）没关系，同样的问题与
很多不同的init值。
jotta

这看起来与此线程中讨论的LUT6_2的问题相同：http：//forums.xilinx.com/xlnx/board/crawl_message？board.id = IMPBD＆amp; message.id = 808
其他信息可以在这个博客中找到。
我修改了你的测试用例（参见***体变化），现在一切看起来都很好（参见FED中的附件快照）。
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL;库UNISIM;使用UNISIM.vcomponents.all; -----------------------
--------------------------实体root是端口（clock：在std_logic中;输入：在std_logic_vector中（7 downto 0）;输出：out std_logic_vector
（7 downto 0））; end root; ----------------------------------------
---------架构根的根是常数宽度：整数：= 8;
- inbut buffer FFs signal ib_ffd_i：std_logic_vector（width-1 downto 0）;
signal ib_ffd_o：std_logic_vector（width-1 downto 0）;
- LUT测试LUT6s信号lt_lut_i：std_logic_vector（width-1 downto 0）;
信号lt_lut_o5：std_logic_vector（width-1 downto 0）;
信号lt_lut_o6：std_logic_vector（width-1 downto 0）;
- LUT测试FFDs信号lt_ffd_i：std_logic_vector（width-1 downto 0）;
信号lt_ffd_o：std_logic_vector（width-1 downto 0）;
属性LOCK_PINS：string;
属性S：string;
lt_ffd_o的属性S：signal为“TRUE”;
lt_lut_i的属性S：signal为“TRUE”;
begin - 输入缓冲区FFDs ib_ffd_gen：for i in 0 to width-1生成FDRSE_inst：FDRSE通用映射（INIT =>'0'）端口映射（C => clock，CE =>'1'，R =>'0
'，S =>'0'，D => ib_ffd_i（i），Q => ib_ffd_o（i））;
结束生成;
- LUTs lt_lut_gen：for i in 0 to width-1生成LUT6_inst的属性LOCK_PINS：label为“ALL”;
开始LUT6_inst：LUT6_2通用映射（INIT => X“0000_0006_0000_0002”）端口映射（I0 => lt_ffd_o（i），I1 => lt_lut_i（i），I2 =>'0'，I3 =>'0'，I4 =
>'0'，I5 =>'1'，O5 => lt_lut_o5（i），O6 => lt_lut_o6（i））;
结束生成;
- FFDs lt_ffd_gen：for 0 in 0 to width-1生成FDRSE_inst：FDRSE通用映射（INIT =>'0'）端口映射（C =>时钟，CE =>'1'，R =>'0'，S
=>'0'，D => lt_ffd_i（i），Q => lt_ffd_o（i））;
结束生成;
- 连接ib_ffd_i lt_lut_i lt_ffd_i - 输出结束拱;
干杯，吉姆