请问有AD9361的ADC和DAC这部分的资料吗

DATA_CLK 是接口的数据时钟,不是AD的采样钟. DATA_CLK的速率取决于接口速率配置.
以典型的LTE 20MHz单载波为例, 接口的数据时钟通常为30.72MHz, 内部发射通道会将数据经过TFIR以及三级半带滤波将数据插值到245.76MHz, DAC最终跑在245.76MHz. ADC是多比特SD-ADC, 采样率为491.52MHz, 经过三级半带滤波和RFIR后速率降到30.72MHz的接口速率.
data clock在CMOS模式下, 最高支持61.44M, LVDS模式下, 最高支持122.88M.