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李东国
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modelsim仿真只有输入没有输出波形
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FPGA仿真
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仿真
altera一个很简单的分频,不知道为啥只有输入波形没有输出的波形,fout输出信号就是一条红线,求指点~~tb文件和原文件如下
`
ti
mescale 1 ns/ 1 ns
module div4_vlg_tst();
reg fin;
wire fout;
div4 i1 (
.fin(fin),
.fout(fout)
);
initial
begin
#0 fin = 1b'0;
end
always #5
begin
fin <= ~fin;
end
endmodule
原始文件
module div4(fin,fout );
input fin;
output fout;
reg fout;
reg [1:0]q ;
always @(posedge fin)
begin
if(q==1)
begin
q<=0;
fout =~fout ;
end
else
q<=q+1;
end
endmodule
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(6)
李慎梓
2019-3-12 17:32:44
调一下时间单位,有可能是太密了。要不然就是testbench有问题
调一下时间单位,有可能是太密了。要不然就是testbench有问题
1
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李东国:
改成1ps还是同样的问题,testbench是quartus自动生成的,我写的是生成fin的,fin波形能出来,fout出不来~~
冷锋
2019-3-12 17:49:37
没有复位信号,q没有初始值!
没有复位信号,q没有初始值!
1
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李东国:
还有复位信号是加到原程序里面还是testbench里面?
冷锋
2019-3-13 09:24:54
复位信号是加到tb里的,然后改成
alway @ (posedge clk or posedge reset)
begin
if (reset == 1)
q <= 0;
else
q <= q + 1;
end
复位信号是加到tb里的,然后改成
alway @ (posedge clk or posedge reset)
begin
if (reset == 1)
q <= 0;
else
q <= q + 1;
end
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冷锋
2019-3-13 09:26:31
或者在你的源文件里加上
initial begin
q = 0;
end
这样就不用加复位信号了
或者在你的源文件里加上
initial begin
q = 0;
end
这样就不用加复位信号了
2
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朴杰森
2019-3-13 12:16:17
#0 fin = 1b'0; ??
#0 fin = 1'b0;
#0 fin = 1b'0; ??
#0 fin = 1'b0;
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yu
2019-3-15 11:22:53
被测模块有问题也会出现没输出的情况
被测模块有问题也会出现没输出的情况
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