如何设置IO时钟接口的VHDL？

你能提供更多细节吗，比如你想要运行的时钟速度，数据流的序列化因子，接口的宽度？
时钟和数据的关系？
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-----------------------不要忘记回答，kudo，并接受为解决方案.-------------
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感谢您的回答。我希望对输入位进行采样，这些位在一个引脚上串行到达，并由VHDL中描述的UART处理，频率为500MHz。
由于我设置的参数我不能用全局时钟超过40MHz，我想用i4时钟驱动全局时钟，似乎有可能但是我找不到任何关于它的代码。