HMC7044时钟输出不稳定

`我用verilog代码语言写了一个寄存器配置程序，由FPGA经过spi协议发送到hmc7044, 然后把输出时钟的差分接口连接到fpga上，然后转换成单端信号，引出到一个用户pin上，用示波器测的信号非常不稳，且只能运行一分钟左右，这是什么原因呢[media]F:1-10GHz设计视频VID_20191105_212238[/media]
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