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何格

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一个关于状态机的状态跳变问题，请大家看看是哪里逻辑不够严密？

`
  1. module         dithering(
  2.     input         clk,
  3.     input         key_in,
  4.     output reg  key
  5.     );


  8.     wire key_rising;
  9.     wire key_falling;

  11.     reg  key_mid = 0;                                           //按键输出的中间信号
  12.     reg  counter_20ms_flag = 0;                   //计数标志，如果到达20ms则变为1
  13.     reg  counter_20ms_en = 0;                   //计数器使能，检测到边沿开始计数
  14.     reg  counter_20ms_falling_flag = 0;//下降标志信号

  16.     reg  key_in_state0 ,key_in_state1;                   //寄存按键状态
  17.     reg  [20:0]counter_20ms = 0;          //上升沿计数器

  19.     assign key_rising  = ((~key_in_state1)&&key_in_state0); //上升
  20.     assign key_falling = (key_in_state1&&(~key_in_state0));//下降

  22.     parameter Idle                     = 4'b0001;
  23.     parameter First_Filter  = 4'b0010;
  24.         parameter Done              = 4'b0100;
  25.         parameter Second_Filter = 4'b1000;
  26.         reg [3:0]current_state = Idle;
  27.         reg [3:0]next_state;

  29.         always@(posedge clk)begin
  30.                 key_in_state0 <= key_in;
  31.                 key_in_state1 <= key_in_state0;

  33.         end

  35.         always@(posedge clk)
  36.                 key <= key_mid;

  38.     always@(posedge clk)
  39.             current_state <= next_state;
  40.    

  42.     always@(posedge clk)begin
  43.             case (current_state)
  44.                     Idle                 :
  45.                                                     if(key_rising == 1)  begin
  46.                                                             next_state <= First_Filter;
  47.                                                             key_mid <= 0; end
  48.                                                     else begin
  49.                                                             next_state <= Idle;
  50.                                                             key_mid <= 0; end
  51.                                              

  53.                     First_Filter:         if(key_falling == 1)begin
  54.                                                             next_state <= Idle;
  55.                                                             key_mid <= 0; end
  56.                                                    
  57.                                                     else if(counter_20ms_flag) begin
  58.                                                             next_state <= Done;
  59.                                                             key_mid <= 0; end
  60.                                                     else begin
  61.                                                             next_state <= First_Filter;
  62.                                                             key_mid <= 0; end
  63.                                               
  64.                     Done                :
  65.                                                     if(key_falling) begin
  66.                                                             next_state <= Second_Filter;
  67.                                                             key_mid <= 1; end
  68.                                                     else begin
  69.                                                             next_state <= Done;
  70.                                                             key_mid <= 1; end
  71.                                               
  72.               Second_Filter:  
  73.                                                       if(counter_20ms_flag) begin
  74.                                                               next_state <= Idle;
  75.                                                               key_mid <= 1; end
  76.                                                       else if(key_rising) begin
  77.                                                               next_state <= Done;
  78.                                                               key_mid <= 1; end
  79.                                                       else begin
  80.                                                               next_state <= Second_Filter;
  81.                                                               key_mid <= 1; end
  82.                                                 


  85.                     default                :  next_state <= next_state;
  86.             endcase

  88.     end       


  91.     always@(posedge clk)begin
  92.             if(counter_20ms_en == 1)
  93.                     if(counter_20ms < 999999)
  94.                             counter_20ms <= counter_20ms + 1'b1;
  95.                     if(counter_20ms == 999999 && counter_20ms_en == 1) begin
  96.                             counter_20ms_flag <= 1;        //满20ms输出一个时钟的标志信号
  97.                             counter_20ms <= 0;end                          
  98.             else begin
  99.                             counter_20ms_flag <= 0;
  100.                             counter_20ms <= 0; end
  101.             end

  103.     always@(posedge clk)begin

  105.             case (current_state)
  106.                     Idle                 :  counter_20ms_en <= 0;

  108.                     First_Filter : counter_20ms_en <= 1;       
  109.                     Done                 : counter_20ms_en <= 0;
  110.                     Second_Filter: counter_20ms_en <= 1;
  111.                     default :           counter_20ms_en <= counter_20ms_en;
  112.             endcase
  113.     end



  117. endmodule

想用状态机写一个按键消抖模块，但是在仿真的时候出现了问题，：
问题描述：当key_in为1时状态机的状态在第一个和第二个状态间来回跳变。
第一次发帖，不知道格式。



` 状态机仿真.PNG tb文件.PNG
dithering.v (7.53 KB)
(下载次数: , 2020-4-10 20:18 上传)
dithering_sim.v (1007 Bytes)
(下载次数: , 2020-4-10 20:18 上传)
dithering_sim_4000ns_resault.png

回帖（2）

卿小小_9e6

2020-4-10 15:00:42
01.三段式状态机写的有问题，导致状态机跳变，里面的key_mid赋值存在互斥情况。

02.一般第二段只有状态机跳变，赋值操作放在第三段。
03.我把999999改成"patameter  NUM=99"，这样仿真运行4us即可。
04.sys_rst_n相关的逻辑可以忽略掉，不影响系统功能。
4 1 举报
  • 卿小小_9e6: 没有使用你的仿真代码验证，自己试一下（注意sys_rst的处理）。
  • 何格 回复 卿小小_9e6： 第一次写三段式状态机所以有很多问题，我昨天将状态转换那里的敏感信号改成组合逻辑就成功了。然后昨晚上我上网搜了一些资料，发现三段式状态机的状态转换那个模块都是组合逻辑。这点我就不是很明白为什么不能用时序逻辑。还有就是谢谢你的解答。
  • 卿小小_9e6 回复 何格： 简单来讲，状态机的跃迁/跳变尽量不影响逻辑状态的运行，所以第二段推荐组合逻辑。
    如果想用时序逻辑，也可以实现，只不过正常的逻辑运行可能会滞后1~N个时钟周期。
  • 何格 回复 卿小小_9e6： 好的，谢谢！

何格

2020-4-10 15:03:16
这是仿真文件
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