将LVDS输出驱动器连接到ZYNQ 7030的HP Bank的方法？

@ nicola.lusardi我相信你误读了流程图。
您的Zynq设备HP Bank已关闭1.8V并且是输入。
因此，您可以使用内部端接，因为VCCO断电1.8V。
由于您提到VOD，因此您不需要任何外部终止，VOCM在VID，VICM范围内。
输入的内部终端取决于接收器的VCCO而不是驱动程序。下面是您应该遵循的流程
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----------------没有一个愚蠢的问题。
随意问，但快速搜索，以确保它还没有得到解答。
保持对话，获得Kudos和Accept Solution。
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你好
谢谢
我有另一个问题。
如果我打开HP电压不是1.8V并且我使用FPGA的一些引脚作为LVDS输出，会发生什么？
不支持，因为我会破坏I / O缓冲区或者我会在输出上获得没有与LVDS标准兼容的张力水平？
此外，如果我使用不是1.8V的HP电源作为LVDS输入而使用INTERM = TRUE我会破坏I / O端口或输入匹配无法保证？

@ nicola.lusardi如果HP VCCO！= 1.8V并且您用作输出，则无法保证数据表中所述的水平。
如果HP VCCO！= 1.8V并且您使用DIFF_TERM输入，则无法保证终端电阻值。
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需要明确的是，对于惠普银行而言，Vcco的唯一选择是1.8V或更低。
如果正确端接，LVDS的典型共模电压为1.2V，摆幅高于或低于200mV。
这意味着低于大约1.4V时，您的Vcco可能会导致LVDS输入信号被削波。
此外，LVDS输出在HP bank中需要1.8V电源。
我知道，当Vcco过高时，HR库中存在限制威廉希尔官方网站 ，阻止LVDS输出工作。
我不知道当Vcco太低时，或者你刚刚降低信号输出电平时，HP银行是否就是这种情况。
如上所述，差分输入终端在低Vcco时也不正确。
将LVDS连接到错误供电的HP bank不应该损坏FPGA。
唯一会损害它的是Vcco太高（参见绝对最大额定值）。
- Gabor