Xilinx ISE 12.2 调用 Modelsim 进行行为仿真详解

Xilinx ISE 12.2  调用 Modelsim 进行行为仿真详解
最近闲来无事，整点东西，以飨各位。
第一步：新建工程：
  File->New Project 创建工程 cnt_for_sim，操作如下图。





第二步：新建文件：   Project->New Source 创建文件 cnt_for_all.v，操作如下图。





第三步：完善 cnt_for_all.v，如下：   module cnt_for_all(      input clk,      input rst_n,     output [7:0] cnt_o      ); reg[7:0] cnt; assign cnt_o = cnt; always@(posedge clk or negedge rst_n) begin  if(!rst_n) cnt <= 8'd0;  else cnt <= cnt + 1'd1; end   endmodule  第四步：综合文件：    双击 Synthesize – XST，操作如下图。



第五步：生成 verilog test bench 文件：    右击要仿真的文件 cnt_for_all.v，选择New Source，操作如下图。




第六步：完善 tb.v 文件：   操作如下图：


  module tb; // Inputs   reg clk;   reg rst_n;    // Outputs   wire [7:0] cnt_o;    // Instantiate the Unit Under Test (UUT)   cnt_for_all uut (    .clk(clk),     .rst_n(rst_n),     .cnt_o(cnt_o)    );    initial begin   // Initialize Inputs  clk = 0;   rst_n = 0;    // Wait 100 ns for global reset to finish   #100;          // Add stimulus here   rst_n = 1'b1;   end      always #10 clk = ~clk; endmodule
第七步：编译行为仿真库：    双击 Compile HDL Simulation Library，操作如下图。

注：此后的任何工程，功能仿真都无需执行这一步了。因为编译的库直接在 ISE的安装目录里创建。 第八步：启动 Modelsim仿真：    双击 Simulation Behavioral Model，操作如下图。




注意：在 ISE 中调用 Modelsim，需要设置其集成的第三方工具路径。详细操作如下： Edit->Preferences，操作如下图：