verilog实现I2C透传时，SDA引脚的输入、输出切换逻辑应该怎么处理？

verilog实现I2C透传，作为主从机设备之间的传输通道，但是SDA信号在cpld的端口进行输入、输出状态切换的逻辑始终处理不好，有没有大佬能帮忙分析一下！

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2022-8-17 17:03:29

帮顶

2022-8-17 20:13:17

为何要经过CPLD，直接使用I2C缓冲器不好么

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dingyyyyyy: 因为透传I2C只是其中一个功能，cpld的整体作用是将多路通讯信号选择一路固定的端口输出，根据指令，将arm的通信信号透传给下一级，下一级是可以随意变换的设备，比如I2C实时时钟、SPI移位寄存器等等

2022-8-17 20:36:27

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a.水平有限，IIC完整流程并未进行仿真。

b.仿真IIC的start没有问题。

c.仿真软件使用的是Vivado自带的仿真工具。

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dingyyyyyy: 按照代码逻辑，en使能前，fsm初始状态为0；en使能后，满足(IIC_MASTER_SDA == 1'b0) && (iic_en == 1'b1)这个条件，fsm_state_SDA应该为2呀，但是仿真数据显示值1，那是不是软件判断走了（IIC_MASTER_SDA == 1'b0）这个条件；IIC_MASTER_SDA == 1'b0对于这两个条件来说不是冲突了吗？