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【verilog每日一练】if_else语句基本用法

请用if_else语句实现：c为a和b中的较大值

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回帖（13）

李超

2023-8-8 18:04:17
以下是使用 if_else 语句实现 c 为 a 和 b 中较大值的 Verilog 代码示例：

module compare(
    input [31:0] a,
    input [31:0] b,
    output reg [31:0] c
);

always @(*) begin
    if (a > b) begin
        c = a;
    end else begin
        c = b;
    end
end

endmodule

在上面的代码中，我们使用 if_else 语句来比较 a 和 b 的大小。如果 a 大于 b，则将 c 赋值为 a；否则将其赋值为 b。注意，我们使用 always @(*) 语句来使比较逻辑具有组合逻辑，而不是时序逻辑。

jf_84491108

2023-8-8 18:55:16
begin  
    if_else (a > b)   
        c <= a; // 如果 a 大于 b，则 c 等于 a  
    else  
        c <= b; // 否则，c 等于 b  
end

zealsoft

2023-8-8 21:20:07
  always @ (posedge clk)
  begin
    if (a > b)  // 如果a大于b，则将c设置为a
      c = a;
    else       // 否则，将c设置为b
      c = b;
  end

jf_99074111

2023-8-8 23:26:08
if (a>b)
    c <= a;
else
    c <= b;

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