你的比较方法不对,这种边沿检测法,用的是时序威廉希尔官方网站
,最小时间当然是1个时钟周期,你说的5ns,估计是组合逻辑的延时吧,这是不能比较的。
比如
always @(posedge mcu_sig_3 or negedge rst_n)
begin
if(!rst_n)
out <= 0;
else
out <= 1;
end
这个从判断mcu_sig_3上升沿,到out输出,就快, 几ns而已,就是一个选择器的输出延时而已。。。。但这种方法没有意思,FPGA设计的边沿判断,都是采用2级寄存器打拍的方法,只要系统设计合理,不在乎那两个时钟周期。
你的比较方法不对,这种边沿检测法,用的是时序威廉希尔官方网站
,最小时间当然是1个时钟周期,你说的5ns,估计是组合逻辑的延时吧,这是不能比较的。
比如
always @(posedge mcu_sig_3 or negedge rst_n)
begin
if(!rst_n)
out <= 0;
else
out <= 1;
end
这个从判断mcu_sig_3上升沿,到out输出,就快, 几ns而已,就是一个选择器的输出延时而已。。。。但这种方法没有意思,FPGA设计的边沿判断,都是采用2级寄存器打拍的方法,只要系统设计合理,不在乎那两个时钟周期。
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