0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

采用UltraScale/UltraScale+芯片的DFX设计注意事项

FPGA技术驿站 来源:FPGA技术驿站 2024-01-18 09:27 次阅读

采用UltraScale/UltraScale+芯片进行DFX设计时,建议从以下角度对设计进行检查。

动态区是否包含全局时钟缓冲器或MMCM/PLL

当这些时钟物理单元出现在动态区,那么相关的物理单元都要以PU(Programmable Unit)的一部分出现在动态区。如下图所示,图中红色标记为MMCM,黄色标记为相关的PU,包括以整个Clock Region为高度的I/O Bank,与之紧邻共享布线资源的CLB。

dd4f9b92-b59f-11ee-8b88-92fbcf53809c.png

这就意味着在画Pblock时,Pblock的高度要Clock Region对齐,同时Pblock的形状最好为矩形。一旦为其他形状,最高的矩形部分必须与Clock Region对齐且包含I/O Bank和相应的全局时钟缓冲器或MMCM/PLL,如下图所示。图中右侧高亮矩形为最高的矩形,其边界与Clock Region对齐,且包含上图所示的黄色区域。

dd5930ee-b59f-11ee-8b88-92fbcf53809c.png

是否使用了下列逻辑单元: BSCAN/DCIRESET/FRAME_ECC/ICAP/STARTUP/USR_ACCESS

这些模块必须放置在静态区。

是否设置了Pblock的边界?

对于UltraScale/UltraScale+芯片,DFX设计时Pblock的X轴边界(水平方向)可以是PU如CLB、BRAM、DSP等,Y轴(竖直方向)边界可以时钟区域(CR)或IO Bank为边界,如果动态区包含了时钟缓冲器,那么整个CR都要在动态区。

如果是SSI芯片,动态区是否跨die

如果目标芯片为SSI芯片,建议将动态区放置在一个SLR内。如果不可避免动态区要跨die,那么就要保证足够的跨die资源(LAGUNA寄存器)可用。这时最好将die边界的时钟区域放置在动态区,例如,目标芯片为xcvu5p,有两个die。动态区如果在die1,那么还要包括die0的边界CR,即die1+CR(die0边界)。

高速收发器是否在动态区?

UltraScale/UltraScale+的GT是支持动态可重配置的,如果GT出现在动态区,那么GT所在的整个Quad包括GT_CHANNEL、GT_COMMON和BUFG_GT都必须包含在对应的动态区。

输入/输出管脚是否出现在动态区?

如果输入/输出管脚出现在动态区,那么I/O管脚所在的Bank包括I/O逻辑(XiPhy)和时钟资源也要在动态区。同时同一个RP下的不同RM的I/O电平标准和方向必须保持一致,且要遵循DCI级联规则。

同一个RP下的逻辑是否要封装在一起?

DFX的直观体现是同一个RP下有不同的RM,所以要动态可重配置的逻辑单元必须封装在一个RM内。

关键路径是否在RM内?

RP的边界会限制一些优化,因此,建议将关键路径放置在RM内。方法是将RM的输入/输出管脚都用流水寄存器打一拍,即给RM的信号在RM内先打一拍再使用,RM输出的信号先打一拍再给出去。

Pblock是否合理?

Pblock的高度应与CR高度一致,以CR为边界。若存在多个RP,避免RP共享同一个CR。Pblock的宽度以PU为准进行划分。Pblock的形状为标准矩形,避免阶梯或回子形等特殊形状。

在RM输出端口是否设置了解耦逻辑?

在加载RP的部分bit文件时,RM输出端口呈现不确定状态,这时要添加解耦逻辑,以防止加载过程干扰动态区正常工作。

是否对configuration进行了验证?

要使用命令pr_verify对所有的configuration进行验证,保证匹配。

对综合后的设计是否执行了DRC检查?

对于DFX设计,综合后的DRC检查尤为重要,这可在设计早期发现潜在的问题。

是否要对RM侧进行调试?

如果需要,具体方法可参考这篇文章。 如何对DFX设计进行调试?

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 芯片
    +关注

    关注

    455

    文章

    50771

    浏览量

    423388
  • 时钟
    +关注

    关注

    10

    文章

    1733

    浏览量

    131469
  • UltraScale
    +关注

    关注

    0

    文章

    117

    浏览量

    31462
  • dfx设计
    +关注

    关注

    0

    文章

    6

    浏览量

    95

原文标题:UltraScale/UltraScale+ DFX设计检查清单

文章出处:【微信号:Lauren_FPGA,微信公众号:FPGA技术驿站】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些(1)

    对于UltraScale/UltraScale+芯片,几乎FPGA内部所有组件都是可以部分可重配置的
    的头像 发表于 12-14 16:16 715次阅读
    针对<b class='flag-5'>UltraScale</b>/<b class='flag-5'>UltraScale+</b><b class='flag-5'>芯片</b><b class='flag-5'>DFX</b>应考虑的因素有哪些(1)

    针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些(2)

    UltraScale/UltraScale+芯片开始支持BUFG_*、PLL和MMCM出现在动态区,在7系列FPGA中这些时钟资源只能在静态区。
    的头像 发表于 12-21 09:12 1012次阅读
    针对<b class='flag-5'>UltraScale</b>/<b class='flag-5'>UltraScale+</b><b class='flag-5'>芯片</b><b class='flag-5'>DFX</b>应考虑的因素有哪些(2)

    赛灵思推出全球最大容量的FPGA – Virtex UltraScale+ VU19P

    扩展了旗下 16 纳米 (nm)Virtex® UltraScale+™ 产品系列。VU19P拥有 350 亿个晶体管,有史以来单颗芯片最高逻辑密度和最大I/O 数量,用以支持未来最先进 ASIC 和 SoC 技术的仿真与原型设计,同时,也将广泛支持测试测量、计算、网络、
    发表于 11-02 08:34

    如何调试Zynq UltraScale+ MPSoC VCU DDR控制器

    Xilinx DDR 控制器。  DDR PHY 与威廉希尔官方网站 板调试:  Zynq UltraScale+ MPSoC VCU DDR 控制器采用 MIG PHY。  这意味着您可以使用标准 MIG 示例设计来验证您
    发表于 01-07 16:02

    如何调试Zynq UltraScale+ MPSoC VCU DDR控制器

    如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器?
    发表于 01-22 06:29

    ZYNQ Ultrascale+ MPSOC FPGA教程

    ZYNQ Ultrascale+ MPSOC FPGA教程
    发表于 02-02 07:53

    全新 Virtex UltraScale+ FPGA 评估套件加速高带宽应用

    Virtex® UltraScale+™ FPGA VCU118 评估套件采用可在 FinFET 节点提供最高性能及各种集成功能的 Virtex UltraScale+ FPGA,是加速超高带宽应用的理想开发环境。
    发表于 01-13 12:52 3074次阅读

    Zynq UltraScale+ MPSoC的发售消息

    Zynq®UltraScale+™MPSoC,现已开始发售。视频向您重点介绍了Xilinx UltraScale +产品组合的第一位成员
    的头像 发表于 11-27 06:47 3599次阅读

    UltraScale/UltraScale+ GTH/GTY 收发器线速率设置的方法

    本篇博文主要讲解了动态更改 UltraScale/UltraScale+ GTH/GTY 收发器线速率设置的方法。 您是否曾想过要使用 UltraScale/UltraScale+ G
    的头像 发表于 11-04 14:48 8000次阅读
    <b class='flag-5'>UltraScale</b>/<b class='flag-5'>UltraScale+</b> GTH/GTY 收发器线速率设置的方法

    UltraScale/UltraScale+的时钟资源

    UltraScaleUltraScale+进一步增强了Clock root的概念,从芯片架构和Vivado支持方面都体现了这一点。为了理解这一概念,我们先看看UltraScale/
    的头像 发表于 05-12 15:34 1833次阅读

    ZYNQ Ultrascale+ MPSoC系列FPGA芯片设计

    基于 Xilinx 公司ZYNQ Ultrascale+ MPSoC系列 FPGA 芯片设计,应用于工厂自动化、机器视觉、工业质检等工业领域
    发表于 11-02 14:35 1585次阅读

    UltraScaleUltraScale+ FPGA封装和管脚用户指南

    电子发烧友网站提供《UltraScaleUltraScale+ FPGA封装和管脚用户指南.pdf》资料免费下载
    发表于 09-13 10:29 1次下载
    <b class='flag-5'>UltraScale</b>和<b class='flag-5'>UltraScale+</b> FPGA封装和管脚用户指南

    Zynq UltraScale+ MPSoC的隔离设计示例

    电子发烧友网站提供《Zynq UltraScale+ MPSoC的隔离设计示例.pdf》资料免费下载
    发表于 09-13 11:28 3次下载
    Zynq <b class='flag-5'>UltraScale+</b> MPSoC的隔离设计示例

    采用Zynq UltraScale+ MPSoC满足汽车ESD和SEED要求

    电子发烧友网站提供《采用Zynq UltraScale+ MPSoC满足汽车ESD和SEED要求.pdf》资料免费下载
    发表于 09-18 09:44 1次下载
    <b class='flag-5'>采用</b>Zynq <b class='flag-5'>UltraScale+</b> MPSoC满足汽车ESD和SEED要求

    AMD推出全新Spartan UltraScale+ FPGA系列

    AMD 已经拥有 Zynq UltraScale+ 和 Artix UltraScale+ 系列,而 Spartan UltraScale+ FPGA 系列的推出使其不断现代化。
    发表于 03-18 10:40 389次阅读
    AMD推出全新Spartan <b class='flag-5'>UltraScale+</b> FPGA系列