Chiplet悄然兴起,面临的机遇与挑战

最近，chiplet这个概念热了起来，从美国DARPA的CHIPS项目到Intel的Foveros等，都把chiplet看成是未来芯片的重要基础技术。简单来说，chiplet技术就是像搭积木一样，把一些预先生产好的能实现特定功能的芯片裸片（die）通过先进的集成技术（比如3D integration等）集成封装在一起，形成一个系统芯片(SoC)。而这些基本的裸片就是chiplet。从这个意义上来说，chiplet就是一个新的IP复用模式。未来，以chiplet模式集成的芯片会是一个“超级”异构系统，可以为AI计算带来更多的灵活性和新的机会。

chiplet模式兴起

chiplet的概念其实很简单，就是硅片级别的”复用”。设计一个系统级芯片，以前的方法是从不同的IP供应商购买一些IP，软核（代码）或硬核（版图），结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。未来，对于某些IP，你可能不需要自己做设计和生产了，而只需要购买别人己经做好的硅片(管芯)，然后在一个封装里集成起来，形成一个SiP（System in Package）。所以chiplet也是一种IP，但它是以硅片的形式提供,而不是之前依软件形式。

从这段描述来看chiplet可以说是一种新的芯片设计模式，要实现chiplet这种新的IP复用模式，首先要具备的技术基础就是先进的芯片集成封装技术。SiP的概念其实很早就有，把多个芯片装在一个封装里也有很久的历史了。但要实现chiplet这种高灵活度，高性能，低成本的芯片复用愿景，必须要具备有先进的芯片集成技术，比如Intel最近提出的EMIB,Foveros，3D集成技术等。

未来芯片设计中，产品的功能，成本与上市时间等是主要因素，如果你想把所有东西都集成在一个芯片上，导致芯片的面积会很大,需要很长的时间。如果你想使用先进的制造工艺，它的成本会更高,越来越不切实际。更为重要的是未来的许多器件，使用的材料也并非一定是硅材料，可能是锗，III-V族，碳化硅等，因此如果能把一个复杂的芯片分解成若干个子系统，而其中有些子系统可能是标准化的产品，就是chiplet中的某一种，最后把它封装在一体。它是近期半导体业在后摩尔定律的方向之一，通俗说就是“异质集成”，或者叫“异构集成”。

Chiplet典型范例

英特尔实际上有几种不同的芯片组解决方案，它有助于揭示未来的芯片组三个发展方向，显然台积电等也拥有独特的封装技术，由此拿到了苹果的处理器芯片订单。

英特尔的EMIB(Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接)封装技术理念与2.5D封装类似，但技术水平更高。

EMIB在本质上是一种非常薄的硅中介层(interposer)，上面有密度非常高的互联结构，我们把它们成为微凸块，EMIB的密度远高于在其它标准封装基板上发现的那种密度。微凸块是一些微小的焊球，可以把一个芯片连接到另一个芯片上，后者连接到封装内的高密度互联结构上。

使用EMIB能把GPU和HBM(高带宽内存)集成在一起，使用了封装内部的HBM接口。然后我们在标准威廉希尔官方网站 板级接口上使用了PCI Express，用它来承接GPU和CPU的功能。

另一个例子是Stratix 10 FPGA。它实际上是英特尔首次展示的EMIB解决方案。Stratix 10的中心是一个英特尔的FPGA，围绕着它有六个小芯片。其中，有四个是高速收发器，两个是高带宽内存，它们都装在一个封装之中。这个例子中集成了来自三家代工厂、使用了六种不同的代工节点生产出来的芯片组。因此，Stratix 10进一步证明了不同代工厂生产的器件之间的互操作性。

此外，这颗芯片中使用了一种被称为AIB的行业标准硅片到硅片接口，这是英特尔的高级接口总线。这是英特尔专为这种芯片设计的总线接口标准，它是实现封装内部高带宽、逻辑到逻辑器件互联的重要支撑。可以说，HBM是用于内存集成的第一个标准，而AIB是用于逻辑器件集成的第一个标准。

第三个例子是英特尔的Foveros解决方案，这是逻辑器件上堆叠逻辑器件的芯片方案，在2017年12月份首次提到该方案，并在2018年一月份的CES展会上发布了一款产品-Lakefield。它是一种芯片组集成，不过它不是水平堆叠，而是垂直堆叠。

对于这种逻辑器件上堆叠逻辑器件方案，可能需要更长的时间才能把它演化成一种工业领域的标准。因为它这上面的芯片基本上都是共同设计的。在逻辑器件上堆叠内存可能会是最先衍生出三维堆叠开发标准的地方。

散热是最大的问题。其实，你也可以想象，硅片堆叠会让任何类型的散热问题都变得更为棘手。因此，我们确实需要继续规划分层，以适应、调整各个热点。此外，我们还需要考虑整个系统的架构设计问题。三维堆叠不仅仅涉及到物理架构，它能一直影响到架构决策，而且是整个CPU/GPU和系统的架构。

对于芯片组还需要建立新的测试技术和标准。

围绕测试的行业标准非常重要。通常而言，对于一个完整的封装里的器件进行测试。首先需要把一个一个能正常工作的芯片组放到封装内，但是即便每个芯片组能正常工作，也很难保证集成在一起的大芯片能正常工作，然而这种测试需要设置另外的精细pad来放探针。

最后一个也很明显，就是机械标准，微凸块的放置和它们之间的通路也需要有标准来支持互操作性。

很多chiplet模式的问题最终都需要EDA工具的改进来给出答案，需要EDA工具从架构探索，到芯片实现，甚至到物理设计的全面支持。

chiplet模式的挑战

首先当然是集成技术的挑战。chiplet模式的基础还是先进的封装技术，必须能够做到低成本和高可靠性。这部分主要看foundry和封装厂商。随着先进工艺部署的速度减缓，封装技术逐渐成为大家关注的重点。此外，集成技术的挑战还来自集成标准。回到CHIPS项目，可以看出，该项目的重点就是设计工具和集成标准。Intel的AIB（Advanced Interface Bus）就是一个硅片到硅片的互联标准，如果未来能够成为业界的标准（类似ARM的AMBA总线标准的作用），则chiplet的模式就可能更快的普及。还有，对于这种“超级”异构系统，其更大的优化空间也同时意味着架构优化的难度也会大大增加。

除了集成技术之外，chiplet模式能否成功的另一个大问题是质量保障。我们在选择IP的时候，除了PPA(power,performance and cost)之外，最重要的一个考量指标就是IP本身的质量问题。IP本身有没有bug，接入系统会不会带来问题，有没有在真正的硅片上验证过等等。在目前的IP复用方法中，对IP的测试和验证已经有比较成熟的方法。但是对于chiplet来说，这还是个需要探索的问题。虽然，相对传统IP，chiplet是经过硅验证的产品，本身保证了物理实现的正确性。但它仍然有个良率的问题，而且如果SiP其中的一个硅片有问题，则整个系统都会受影响，代价很高。因此，集成到SiP中的chiplet必须保证100%无故障。从这个问题延伸，还有集成后的SiP如何进行测试的问题。将多个chiplet封装在一起后，每个chiplet能够连接到的芯片管脚更为有限，有些chiplet可能完全无法直接从芯片外部管脚直接访问，这也给芯片测试带来的新的挑战。

因此chiplet尚是个新生亊物,目前至少能供选择的芯片组并不很多,另外它还面临如下一些挑战：

眼下还没有标准的方法贴装或堆垒芯片组；

裸芯片到裸芯片的互连方案很昂贵；

设计和制造之间还有缺口，例如如何验证和测试芯片组；

有一点目前还不是很清楚：一旦它们被制造出来交给集成商和封装厂以后, 谁将来负责这些芯片组。