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本文档的主要内容详细介绍的是华为FPGA硬件的静态时序分析与逻辑设计包括了：静态时序分析一概念与流程，静态时序分析一时序路径，静态时序分析一分析工具
静态时序分析是一种重要的逻辑验证方法，设计者根据静态时序分析的结果来修改和优化逻辑，直到设计满足要求。课程内容◆静态时序的概念、目的（要求掌握）◆静态时序分析路径（要求了解）◆静态时序分析方法（要求掌握）◆静态时序分析工具介绍（要求掌握 Timing Analyzer◆静态时序分析报告及逻辑设计优化（要求了解）
静态时序分析是一种验证方法静态时序分析的前提是同步逻辑设计。静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟静态时序分析仅关注时序间的相对关系而不是评估逻辑功能无需用向量去激活某个路径，对所有的时序路径进行错误分析，能处理百万门级的设计，分析速度比时序仿真工具快几个数量级。在同步逻辑情况下，可以达到100%的时序路径覆盖静态时序分析的目的是找出隐藏的时序问题，根据时序分析结果优化逻辑或约束条件，使设计达到时序闭合（ timing closure）
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