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网上找到一个介绍，偏移约束也是一类基本时序约束，规定了外部时钟和数据输入输出引脚之间的相对时序关系，只能用于端口信号，不能应用于内部信号
我现在将一个输入时钟clk0 经过一个DCM 产生 clk1 ， 然后 clk1 又经过一个DCM 产生 clk2； 最终给sdram的读写时钟都是这个clk2（Clk_SDp_1），但是约束的时候总是会有warning，说这个约束不起作用； WARNING:timing:3225 - Timing constraint COMP "sd_data_1<5>" OFFSET = OUT 2 ns BEFORE COMP "Clk_SDp_1"; ignored during timing analysis 之前查过好像因为这个约束需要 输入的pad 时钟，但是pad时钟并不是我sdram的读写时钟啊~这个时候我应该怎么约束呢？ 希望有经验的前辈能抽出时间给点建议，困扰了一个月了，谢谢！！！！ 
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3个回答
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input clk0 -》 dcm -》 clk1 -》 dcm -》 clk2 -》Clk_SDp_1（sdram）
文字描述有点乱，这个流程比较清晰，就是想约束一下给sdram的数据地址线的偏移，但是一直都不成功 |
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试一试set output delay ，不过我调试sdram都没有用时序约束 不知道你要跑多高的速度，
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我速度跑到163兆，两片sdram，每次监测都只有一个是能够读写完全正确。我先去看下delay怎么用，先谢了！ |
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