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jf_1689824204.6718

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[FPGA问答]

DDR2 IP核输入时钟问题

生成DDR2 IP核,设置的输入是50Mhz,输出是166.667Mhz,half-rate模式。但是在使用时,只有输入小于25Mhz的时钟才有数,输入50Mhz不行。这是为什么?可能因为哪些问题造成的?

回帖(2)

wlp88129

2017-10-9 11:43:49
有可能你的输出时钟设的太小了
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jf_1689824204.6718

2017-10-9 15:40:53
引用: wlp88129 发表于 2017-10-9 11:43
有可能你的输出时钟设的太小了

这个不应该。
我如果设置100Mhz,则输入只能是50Mhz一下。
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